Efinity在Debug時會出現(xiàn)UUID mismatch錯誤。很多剛開始使用的人經(jīng)常遇到。下面我們做一個總結(jié)。歡迎遇到案例時共同分享。

一般有以下幾種原因

（1）程序沒運(yùn)行起來。這種情況CDONE信號沒有拉高，說明程序沒有加載到FPGA，也可以說程序沒有運(yùn)行起來。

（2）配置文件與debugger文件——即json文件不對應(yīng)。需要手動從Perspectives -> Profile Editor中重新import Profile,即找到j(luò)son文件，目前已經(jīng)添加了upload功能功能解決該問題，在界面的右上角，會提示upload。

（3）通過Open Debugger添加vio或者la,但是實(shí)際上沒有在Interface Designer中添加JTAG_USER_TAP。

（4）沒有添加Debug；

（5）JTAG_USER_TAP接口與debug_top例化部分連接出錯，比如名字不對。

（6）TI60會存在A版本與A1版本有區(qū)別不連接不上,2022.8月份之后不存在該問題。

（7）添加了vio和la但是沒有添加debug_top.v到工程中，依然編譯過去，連接時也會提示UUID mismatch.

（8）Debugger Auto Instantiation沒有打開。

(9)有客戶第一次的設(shè)計調(diào)試信號線 TCK TDO TMS（10K上拉） TDI（10K上拉）是直連的使用正常。第二次在TCK，TDO,TMS和TDI串聯(lián)了100歐的電阻，并且TCK進(jìn)行了4.7K下拉，就出現(xiàn)了UUID mismatch。

（10）JTAG USER TAP不對應(yīng)。比如下圖選擇了USER2，但是連接時選擇的是USER1.

（11）在T4,T8,T13中容易出現(xiàn)CRESET_N沒有連接到FPGA的下載座子上。這時重新通過JTAG配置FPGA提示進(jìn)入user mode，但實(shí)際上程序沒有作用。

審核編輯：湯梓紅