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插值法幀同步解析

杜勇FPGA ? 來(lái)源:杜勇FPGA ? 2023-03-06 15:40 ? 次閱讀
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1 運(yùn)行平臺(tái)

硬件:CRD500數(shù)字信號(hào)處理板

系統(tǒng):win7/64;win7/32;win10/64

軟件:Quartus/ModelSimSE/Verilog/Matlab

2 主要功能及性能指標(biāo)

3.2.1主要功能

1)產(chǎn)生基帶原始數(shù)據(jù)

2)幀同步信號(hào)提取

3.2.2主要性能指標(biāo)

1) 發(fā)送端

系統(tǒng)時(shí)鐘:50MHz

基帶數(shù)據(jù)碼率:195.3125kbps

數(shù)據(jù)內(nèi)容:幀長(zhǎng)16位,幀同步字長(zhǎng)7位,同步字為1011000

2) 接收端

系統(tǒng)時(shí)鐘:發(fā)送端送來(lái)的數(shù)據(jù)時(shí)或信號(hào),195.3125kbps

同步方式:具有搜索、校驗(yàn)、同步三種狀態(tài):幀長(zhǎng)、幀同步字、搜索容錯(cuò)位數(shù)、校核容錯(cuò)位數(shù)、同步容錯(cuò)位數(shù)可通過(guò)修改程序參數(shù)快速設(shè)置。

3 程序結(jié)構(gòu)框圖說(shuō)明

4a4e9722-bbd5-11ed-bfe3-dac502259ad0.png

幀同步電路系統(tǒng)主要由基帶數(shù)據(jù)生成模塊(pcm.v)、幀同步模塊(FrameSync.v)模塊組成。






審核編輯:劉清

聲明:本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴

原文標(biāo)題:插值法幀同步(Quartus/Verilog/CRD500)

文章出處:【微信號(hào):杜勇FPGA,微信公眾號(hào):杜勇FPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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