一.Vt 簡(jiǎn)介

Vt指的是MOS管的閾值電壓（threshold voltage）。具體定義（以下圖NMOS為例）：當(dāng)柵源電壓（Vgs）由0逐漸增大，直到MOS管溝道形成反型層（圖中的三角形）所需要的電壓為閾值電壓。

二.閾值電壓和哪些因素有關(guān)系

首先看閾值電壓的公式（以NMOS為例），具體推導(dǎo)過(guò)程不再介紹。

相關(guān)因素

1.金半接觸電勢(shì)差：和柵極金屬方塊電阻以及襯底摻雜濃度有關(guān)。

2.氧化層中的電荷密度

3.半導(dǎo)體費(fèi)米勢(shì)

4.柵氧化層厚度

5.襯底摻雜濃度

6.源襯電壓

三.不同Vt cell工藝是怎么實(shí)現(xiàn)的？

上面提到了這么多影響Vt的因素，那么實(shí)際中不同的Vt cell是通過(guò)控制哪個(gè)變量來(lái)實(shí)現(xiàn)的呢？襯底摻雜濃度。現(xiàn)在有的先進(jìn)工藝有7、8種Vt cell，看到比較老的工藝資料（如下圖）介紹是通過(guò)控制襯底摻雜濃度來(lái)控制閾值電壓，可能先進(jìn)工藝會(huì)用到更多手段。簡(jiǎn)單的理解就是：溝通摻雜濃度越高（以NMOS為例），越容易形成反型層，所以閾值電壓越小；或者可以反的理解為假如不做溝道摻雜，閾值電壓應(yīng)該是最大的。

摻雜工藝需要控制的三個(gè)變量：氣體類型（帶B或者P）、注入劑量、注入能量。

四.功耗與性能（時(shí)序）的tradeoff

foundary提供這么多種Vt cell，就是為了讓用戶根據(jù)不同設(shè)計(jì)的電路做出最好的功耗與性能的tradeoff。首先要說(shuō)的是：Vt越大（比如HVT），cell功耗越小，延時(shí)越大；相應(yīng)的Vt越小（比如ULVT），cell功耗越大，延時(shí)越小。所以對(duì)于一個(gè)design來(lái)說(shuō)，性能要求比較高的模塊，可能需要ULVT cell多一點(diǎn)，比如CPU；對(duì)于性能要求低一些的cell，不需要那么多ULVT cell就可以省功耗。當(dāng)然cell的延時(shí)不僅和Vt類型有關(guān)，也和溝道寬長(zhǎng)比有關(guān)（比如寬度7T,9T,長(zhǎng)度C30,C35）。

1.時(shí)序與Vt

還記得剛?cè)胄械臅r(shí)候，跑完place，時(shí)序有些違例，然后就想知道是繼續(xù)往下跑還是調(diào)整floorplan。找young master過(guò)來(lái)看了一下，打開(kāi)時(shí)序報(bào)告，看了下最大違例路徑launch上的cell類型，很多是LVT或者SVT，說(shuō)可以往下跑，還可以換ULVT以滿足時(shí)序。這就是使用ULVT來(lái)減小延時(shí)滿足setup的案例。

2.功耗與Vt

在綜合、PnR、STA階段都可以采取一些措施減小功耗，看了下原理：在時(shí)序路徑setup滿足且有余量的情況下，把這些路徑下的cell 換成更高閾值的cell，這樣最少可以減小leakage power；現(xiàn)在innovus也可以在PnR階段讀saif文件去優(yōu)化dynamic power。

在IR/EM signoff階段，有一種違例類型就是：功耗太大的cell（驅(qū)動(dòng)太大和Vt太?。?，然后會(huì)讓block負(fù)責(zé)人去報(bào)這條路徑下的setup余量，假如有，可以換功耗小的cell（小驅(qū)動(dòng)和高Vt），這也是一種fix IR/EM的方式。

3.LVT cell做時(shí)鐘樹(shù)一定比SVT做時(shí)鐘樹(shù)功耗大嗎？

這里只討論時(shí)鐘樹(shù)的功耗，之前的實(shí)驗(yàn)結(jié)果顯示：LVT cell做時(shí)鐘樹(shù)并不一定比SVT做時(shí)鐘樹(shù)功耗大。首先從leakage power的角度講，假如時(shí)鐘樹(shù)的buffer/invert級(jí)數(shù)一定，LVT cell leakage power肯定比SVT大；但是SVT換成LVT，時(shí)鐘樹(shù)的級(jí)數(shù)一定不變嗎（怎么變？）？dynamic power（transition，load）也會(huì)變小嗎？

編輯：黃飛