使用SVA的幾個好處
- SVA支持多時鐘域（clock domain crossing (CDC)）邏輯，例如異步FIFO。
- SVA是一種描述語言，可讀性比較強。
- 可以方便描述可執(zhí)行的設計規(guī)格，而不是一些模棱兩可的自然語言。
- 可用來檢查設計不允許的異常場景，或者設計必須滿足的規(guī)格等等
- 支持開發(fā)參數(shù)化的check ，在不同模塊或者不同項目之間復用，甚至在Formal工具和EDA仿真工具之間復用。
- 可以通過“bind”方式加載到RTL上，不需要修改RTL。
- 相比黑盒用例，SVA更容易定位。
- “assert”可用于Formal屬性證明。
- “assume”可用于Formal輸入場景約束
- “cover”可用于Formal覆蓋率
最后，驗證環(huán)境中每一個約束都應該是一個assert，需要在集成驗證環(huán)境或者周邊模塊驗證環(huán)境中檢查。
Every design assumption is an assertion
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