上一篇文章介紹了偶分頻，今天來(lái)介紹一下奇數(shù)分頻器的設(shè)計(jì)。

入門(mén)從簡(jiǎn)單開(kāi)始，先來(lái)個(gè)三分頻分析一下。 三分頻其實(shí)就是把輸入時(shí)鐘的三個(gè)周期當(dāng)作一個(gè)周期，具體波形如圖所示。 （本文只針對(duì)于占空比為50%的分析）

此處還是用計(jì)數(shù)器的方式完成設(shè)計(jì)，但是與偶分頻有所區(qū)別。 因?yàn)槠鏀?shù)分頻的頻率與輸入的時(shí)鐘頻率有相位差，因此需要增加一些信號(hào)完成設(shè)計(jì)。 clk_n是下降沿觸發(fā)的信號(hào)，clk_p是上升沿觸發(fā)的信號(hào)，通過(guò)計(jì)數(shù)并且因?yàn)椴煌倪呇赜|發(fā)而形成一定的相位差，并將兩個(gè)信號(hào)進(jìn)行或門(mén)處理，最后輸出的就是奇數(shù)分頻結(jié)果了。

缺點(diǎn)分析：奇數(shù)分頻需要在兩個(gè)觸發(fā)器之后再加一個(gè)組合邏輯門(mén)，這個(gè)組合邏輯門(mén)不僅會(huì)增加時(shí)鐘的延時(shí)，而且在設(shè)計(jì)當(dāng)中可能出現(xiàn)毛刺。

具體的占空比為50%的任意奇數(shù)分頻的代碼如下所示。

`timescale 1ns/1ps
module CLK_DIV #(parameter DIV_NUM=3)(
input clk,
input rst_n,
output clk_out
);

//all odd div
reg [4:0] cnt1,cnt2;
reg clk_p,clk_n;

always @(posedge clk,negedge rst_n)
if(!rst_n) begin
cnt1 <= 0;
clk_p <= 1'b0;
end
else begin
if(cnt1 == DIV_NUM-1) begin
cnt1 <= 0;
clk_p <= clk_p;
end
else begin
cnt1 <= cnt1 + 1'b1;
if(cnt1 == ((DIV_NUM-1)/2)-1 || cnt1 == DIV_NUM-2)
clk_p <= ~clk_p;
end
end

always @(negedge clk,negedge rst_n)
if(!rst_n) begin
cnt2 <= 0;
clk_n <= 1'b0;
end
else begin
if(cnt2 == DIV_NUM-1) begin
cnt2 <= 0;
clk_n <= clk_n;
end
else begin
cnt2 <= cnt2 + 1'b1;
if(cnt2 == ((DIV_NUM-1)/2)-1 || cnt2 == DIV_NUM-2)
clk_n <= ~clk_n;
end
end

assign clk_out = clk_p | clk_n;