HCSL（HCSL--High?speed Current Steering Logic）一般用于PCIE參考時鐘的電平類型，根據(jù)規(guī)范需要下拉電路，如下圖HCSL之間的DC耦合。HCSL為電流輸出驅(qū)動，輸出結(jié)構(gòu)由通常通過50Ω電阻器接地的15 mA開關電流源驅(qū)動。 標稱信號擺幅為750 mV。

HCSL規(guī)范

HCSL輸入輸出拓撲

1-HCSL端接匹配

HCSL接口通常以50Ω負載源極端接，其中Rs大小一般為33Ω，匹配50Ω阻抗。 一般在輸出端位置。驅(qū)動器本身具有17歐姆的輸出阻抗，所以，需要串聯(lián)一個33歐姆的電阻，以獲得與50歐姆傳輸線的匹配。對于傳統(tǒng)的HCSL，為了避免出現(xiàn)過度的振鈴，串聯(lián)電阻RS是必須要的。

2-LP-HCSL比較

LPHCSL（Low-Power HCSL）是為了降低傳統(tǒng)的HCSL驅(qū)動器的功耗而開發(fā)的。采用推-拉（push-pull）電壓驅(qū)動，電流消耗大約4到5mA。

LP-HCSL輸出功能與幅值對比

HCSL與LP-HCSL端接方式:

LP-HCSL直連即可，少了四個電阻效率高，速度快，支持AC耦合。