關于FPGA四輸入、六輸入基本邏輯單元LUT的一點理解
我們知道FPGA由LUT、IO接口、時鐘管理單元、存儲器、DSP等構成，我覺得最能代表FPGA特點的就是LUT了。當然不同廠家、同一廠家不同階段FPGA的LUT輸入數(shù)量是不同的，隨著技術的發(fā)展，LUT的輸入數(shù)量也在增加。
作為FPGA最基本的電路單元，承擔著各種電路功能的實現(xiàn)，如果能夠理解LUT對電路的實現(xiàn)及影響，對我們進行FPGA開發(fā)及優(yōu)化有著至關重要的作用。如果電路的輸入數(shù)量遠大于LUT的輸入數(shù)量，LUT在實現(xiàn)電路時必然采用級聯(lián)方式，級聯(lián)數(shù)量必定會造成電路的延時，有時候會嚴重制約系統(tǒng)的最高運行頻率。
如果我們能夠理解好這一點，那么我們在設計電路的時候就要盡量避免級聯(lián)級數(shù)太多，對電路進行優(yōu)化，比如插入寄存器等方式來減少電路的延時，保證系統(tǒng)的正常運行。
附XILINX 7Series基本邏輯單元框圖
審核編輯：湯梓紅
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原文標題：關于FPGA四輸入、六輸入基本邏輯單元LUT的一點理解
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