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以下是用于集成 AXI VIP 以在簡單定向環(huán)境中開始驗(yàn)證 AXI 接口的步驟。這種定向測試方法也實(shí)現(xiàn)了良好的性能。

下面的測試平臺示例顯示了一個連接到 DUT 從機(jī)的 AXI 主 VIP。實(shí)際示例還使用 VIP 代替從屬 DUT 。

1）導(dǎo)入并包含所需的 VIP 包/文件

Synopsys 的 VIP 以 SystemVerilog 包的形式提供。這些包為 VIP 定義唯一的命名空間，但為了使 VIP 更易于使用，可以將 VIP 命名空間導(dǎo)入到全局命名空間中。除了SystemVerilog軟件包之外，SVT VIP的某些方面（如SystemVerilog接口）作為全局文件交付，必須包含這些文件，因?yàn)樗鼈儽仨毻瑫r存在于設(shè)計和測試平臺域中。

						`include "uvm_pkg.sv"

						`include "svt_axi_if.svi"

						/** Include the AXI SVT UVM package */

						`include "svt_axi.uvm.pkg"

						module test_top;

						/** Import UVM Package */

						import uvm_pkg::*;

						/** Import the SVT UVM Package */

						import svt_uvm_pkg::*;

						/** Import the AXI VIP */

						import svt_axi_uvm_pkg::*;

						…

						…

						endmodule

2）將 VIP 接口連接到 DUT 信號

VIP提供SystemVerilog接口，提供所需的信號連接。必須聲明這些接口的實(shí)例，并且來自這些接口的信號必須連接到 DUT。在這個例子中，主（vip）和從（vip）都是背靠背連接的。可以輕松地將所需的VIP模型替換為相應(yīng)的DUT模型。

						/** VIP Interface instance representing the AXI bus */

						svt_axi_if axi_if();

						assign axi_if.common_aclk = SystemClock;

						/** Testbench reset */

						logic tb_reset;

						/**

						* Assign the testbench reset to the reset pins of the VIP

						* interface.

						*/

						assign axi_if.master_if[0].aresetn = tb_reset;

						/* connection from master[0] to slave[0], connected back to back */

						assign axi_if.slave_if[0].awvalid = axi_if.master_if[0].awvalid;

						assign axi_if.slave_if[0].awaddr = axi_if.master_if[0].awaddr;

						…

						assign axi_if.master_if[0].arready = axi_if.slave_if[0].arready;

						assign axi_if.master_if[0].rvalid = axi_if.slave_if[0].rvalid;

						assign axi_if.master_if[0].rlast = axi_if.slave_if[0].rlast;

						…

						…

						/** make rest of assignments (you can alternately choose the SystemVerilog bind approach

						/** for that you can refer to “amba_svt/tb_axi_svt_uvm_intermediate_sys”

						/** example from VIP installation

3）為異議管理和 UVM 低執(zhí)行創(chuàng)建虛擬 UVM 測試

Directed_test是一個虛擬測試，可以擴(kuò)展uvm_test。這允許 UVM 階段機(jī)制執(zhí)行，并使用事件（end_test）同步管理在程序塊中編寫的定向測試的運(yùn)行階段的異議。

						class Directed_test extends uvm_test;

						/** UVM Component Utility macro */

						`uvm_component_utils(Directed_test)

						/** Class Constructor */

						function new(string name = "Directed_test", uvm_component parent=null);

						super.new(name,parent);

						endfunction: new

						//Objection management co-ordinated by uvm_test

						virtual task run_phase(uvm_phase phase);

						super.run_phase(phase);

						phase.raise_objection(this);

						@end_test; //this event will be triggered by directed test from initial-begin-end block

						phase.drop_objection(this);

						endtask

						endclass

4）實(shí)例化 VIP 組件

必須構(gòu)造和配置主 VIP 代理類和從屬 VIP 代理類。初始化這些配置對象后，將使用 UVM 資源數(shù)據(jù)庫將它們發(fā)送到 UVM 層次結(jié)構(gòu)中的相應(yīng)代理實(shí)例。

								initial begin

								`uvm_info("Directed_test", "Entered...", UVM_MEDIUM)

								master_0 = svt_axi_master_agent::type_id::create("master_0",null);

								master_cfg0 = svt_axi_port_configuration::type_id::create("master_cfg0",null);

								/** set required interface for agent instances */

								master_cfg0.set_master_if(axi_if.master_if[0]);

								/** Program agent configuration parameters */

								master_cfg0.data_width = 256;

								/**Pass master and slave configuration using resource database */

								uvm_config_db#(svt_axi_port_configuration)::set(null, "*master_0", "cfg", master_cfg0);

5）開始 UVM 執(zhí)行

UVM run_test（）方法啟動 UVM 執(zhí)行，并且它的參數(shù)用作要執(zhí)行的默認(rèn)測試。

		
								/** Start the UVM execution */

								fork

								run_test("Directed_test");

								join_none

6）重置 DUT DUT
重置代碼必須在執(zhí)行任何事務(wù)之前調(diào)用/執(zhí)行。

		
								/* Reset logic */

								`uvm_info("reset_logic", "Entered...", UVM_LOW)

								tb_reset = 1'b1;

								repeat(10) @(posedge SystemClock);

								tb_reset = 1'b0;

								repeat(10) @(posedge SystemClock);

								tb_reset = 1'b1;

								`uvm_info("reset_logic", "Exiting...", UVM_LOW)

7）從主站發(fā)起流量

現(xiàn)在，我們已準(zhǔn)備好開始從主節(jié)點(diǎn)創(chuàng)建事務(wù)。下面的示例創(chuàng)建一個 WRITE 事務(wù)，設(shè)置所有必填字段，并使用 execute_item（）方法將其發(fā)送到 VIP 主驅(qū)動程序。

		
								/* Create and Send atomic transaction */

								`uvm_info("atomic_transation", "Entered...", UVM_MEDIUM)

								begin

								svt_axi_master_transaction axi_trans;

								axi_trans = new();

								axi_trans.port_cfg = cfg.master_cfg[0];

								axi_trans.xact_type = svt_axi_transaction::WRITE;

								axi_trans.addr = 32'h0000_0000;

								axi_trans.burst_type = svt_axi_transaction::INCR;

								axi_trans.burst_size = svt_axi_transaction::BURST_SIZE_32BIT;

								axi_trans.atomic_type = svt_axi_transaction::NORMAL;

								axi_trans.burst_length = 16;

								axi_trans.data = new[axi_trans.burst_length];

								axi_trans.wstrb = new[axi_trans.burst_length];

								/** Send the atomic write transaction */

								master_0.sequencer.execute_item(axi_trans); //send axi transaction to driver

								`uvm_info("atomic_transation", "Ended...", UVM_MEDIUM)

								end

8 ）觸發(fā)測試結(jié)束

end_test事件用于使 run_phase（）引發(fā)的異議能夠刪除。這表示運(yùn)行階段結(jié)束，其余的 UVM 階段將在運(yùn)行階段完成后執(zhí)行。這表示測試結(jié)束。

		
								//Trigger uvm end of test

								end_test;

								`uvm_info("Directed_test", "Exited...", UVM_MEDIUM)

								end

審核編輯：郭婷

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