需要多芯片小芯片互連

云、AI、5G、汽車和高性能計算 （HPC） 等關(guān)鍵應用，加上半導體縮放的快速變化的物理和經(jīng)濟性，正在引領(lǐng)多樣化的集成趨勢和新的芯片到芯片用例。半導體小芯片封裝（多芯片）正在幫助集成商采用新方法來構(gòu)建可擴展的模塊化設(shè)計。

多芯片 SoC 架構(gòu)能夠以更低的價格實現(xiàn)比單片設(shè)計更大、更強大的 SoC。它還使產(chǎn)品具有更好的可擴展性和可組合性，從而加快上市時間并提高靈活性，以滿足多個細分市場的需求。芯片間接口是多芯片SoC趨勢的關(guān)鍵推動因素。芯片間接口需要以最低延遲和最高能效在芯片之間提供無縫互連，以免影響系統(tǒng)性能。

小芯片標準概述

OIF 超短距離 （XSR）、開放計算項目線束 （BOW） 和 OpenHBI （OHBI） 以及芯片聯(lián)盟高級接口總線 （AIB） 是 2D 和 2.5D 封裝類型的聯(lián)盟和標準。這些標準提供了帶寬與功率的權(quán)衡，主要側(cè)重于提供小芯片之間的傳輸連接。

UCIe 小芯片標準

2022 年 1 月，新成立的通用小芯片互連快遞 （UCIe?） 組織宣布批準 UCIe 規(guī)范。Synopsys 是 UCIe 組織的貢獻成員，作為 EDA 和 IP 解決方案的行業(yè)領(lǐng)導者，為行業(yè)聯(lián)盟帶來了獨特的視角。

UCIe涵蓋了完整的協(xié)議堆棧以及物理層，因此它可以解決最相關(guān)的多芯片SoC用例。相比之下，其他標準工作主要集中在接口的物理層方面。UCIe 規(guī)范通過邊緣效率、電源效率和延遲來衡量其提出的性能指標非常引人注目，這將在推動標準采用方面發(fā)揮重要作用。以下是從小芯片互連標準角度來看UCIe 0.《》的關(guān)鍵協(xié)議功能：

? 非相干和相干芯片到芯片鏈路的協(xié)議層定義 – 實現(xiàn) FLIT（流量控制單元）以通過 UCIe 傳輸 PCI Express? （PCIe?） 和計算快速鏈路

（CXL） 流量，并能夠擴展現(xiàn)有的軟件生態(tài)系統(tǒng)

– 具有供應商定義的 FLIT 的流模式，用于自定義協(xié)議 ? 協(xié)議

不同層之間的首創(chuàng)信令接口 – FLIT 感知芯片到芯片接口 （FDI）

– 原始數(shù)據(jù)芯片到芯片接口 （RDI） ? 物理互連信令接口，具有單模塊和多模塊

的使用模型 – 數(shù)據(jù)速率高達 32 GT/s

— 標準封裝（x16 通道）

和高級封裝（x64 通道），通道范圍為 25mm/2 mm

— 傳輸模式為串行模式，小芯片之間共享時鐘

– 寬度/工作

速率降低 – 用于數(shù)據(jù)路徑的主頻段接口，用于控制和調(diào)出

的邊帶接口 – 車道修復和車道反轉(zhuǎn)功能

? 通過 UCIe 重定時器實現(xiàn)更大的通道長度

與大多數(shù)其他標準不同，UCIe提供軟件堆疊以及物理層以實現(xiàn)關(guān)鍵功能參數(shù)。下圖概述了每一層的 UCIe 堆棧和功能方面。

考慮到整體特性，UCIe設(shè)計可以采用多種拓撲結(jié)構(gòu)。以下是一些表示下游和上游端口的 DUT 類型：

? 帶 RDI 接口和 UCIe 物理接口的 PHY DUT ? 帶 RDI 和 FDI 接口的芯片到芯片 DUT ? 帶 UCIe 物理接口

的重定時 DUT ? 具有協(xié)議、芯片到芯片和物理層

的全棧 這些 DUT 類型需要更廣泛的驗證方法集，以滿足 IP 到系統(tǒng)級使用模型的需求。

主要驗證挑戰(zhàn)

讓我們考慮充當下游端口的 UCIe 全棧 DUT。下圖概述了下游端口的典型 UCIe 堆棧設(shè)計，該端口能夠使用單個堆棧或多個堆棧支持流/PCIe/CXL 流量。物理層可以是單個模塊，也可以是能夠采用標準或高級封裝的多模塊。支持的確切功能在初始鏈接和發(fā)現(xiàn)階段進行協(xié)商。

以下是驗證多協(xié)議、多堆棧和多模塊 DUT 類型時遇到的關(guān)鍵驗證方面和挑戰(zhàn)：

? DUT 的設(shè)備功能發(fā)現(xiàn)和配置設(shè)置，以匹配使用邊帶接口

的上游端口功能 ? RDI、FDI、vLSM 和鏈路狀態(tài)機和轉(zhuǎn)換 ? 評估芯片到芯片層的重試機制行為 ? UCIe 物理層的訓練、車道反轉(zhuǎn)和車道修復功能

? 基于發(fā)現(xiàn)的功能

生成協(xié)議層

流量的有效方法 ? 確保 PCIe/CXL 原始模式或 UCIe 定義的 FLIT 模式的可靠流量，包括協(xié)議層的完整性和數(shù)據(jù)加密 ? 通過流操作

模式定義的自定義協(xié)議的端到端數(shù)據(jù)完整性 ? 基于物理層

通道寬度以及數(shù)據(jù)速率能力是否滿足設(shè)計預期的整體協(xié)議性能吞吐量

審核編輯：郭婷