處理器架構(gòu)的復(fù)雜性不斷增加，整體性能擴展有限，因此需要特定領(lǐng)域的架構(gòu)來確保廣泛的性能擴展。– 這是RISC-V開始獲得動力的時候。RISC-V在數(shù)據(jù)中心加速器，移動和無線，物聯(lián)網(wǎng)等各個領(lǐng)域引起了廣泛關(guān)注。的可擴展性。許多行業(yè)領(lǐng)導(dǎo)者開始采用RISC-V，因為它的開源可用性縮短了上市時間和成本效益，同時擴大了整體性能，并為創(chuàng)新和自動化留出了空間。

TileLink是一種開放標準的芯片級互連，設(shè)計用于RISC-V處理器。它還支持其他國際審計準則。

TileLink 是一種易于實現(xiàn)的緩存一致性總線協(xié)議，可在片上系統(tǒng) （SoC） 中用于連接加速器、通用多處理器、協(xié)處理器、DMA 引擎以及簡單或復(fù)雜的設(shè)計。

想知道TileLink有什么商店嗎？

快速可擴展的互連，提供低延遲和高吞吐量

物理尋址的共享內(nèi)存子系統(tǒng)，可通過可擴展、分層組合的點對點網(wǎng)絡(luò)實現(xiàn)

在系統(tǒng)中同時使用的緩存或非緩存主節(jié)點的多層緩存一致性訪問

TileLink的主要功能：

專為可驗證的死鎖自由而設(shè)計（適用于任何符合標準的 SoC）

通過支持并發(fā)操作的無序完成來提高吞吐量

漸進一致性級別復(fù)雜性

基于地址空間的屬性

物理上獨立的通道

TileLink 遵循有向無環(huán)圖 （DAG） 拓撲，其中代理是頂點，鏈路是從主接口定向到輔助接口的邊。每個鏈路由一組2個強制通道（通道A和D）和3個可選通道（TL-C所需的通道B，C和E）組成。為了確保死鎖自由，TileLink 指定了要嚴格遵循的通道之間的優(yōu)先級：

A << B << C << D << E 是通道 A、B、C、D 和 E 的優(yōu)先級遞增順序。

請求始終由主請求通道啟動，然后等待輔助響應(yīng)通道的響應(yīng)。

三個一致性級別

TileLink可以支持基于TL-UL，TL-UH&TL-C的3個一致性級別TL，GET，Atomic，Hint，Acquire，Probe和Release等操作。

TileLink 實現(xiàn)有效-就緒握手，但保留有效和就緒斷言-取消斷言，彼此獨立，允許主服務(wù)器丟棄輔助服務(wù)器尚未接受的任何消息。TileLink 支持無序、FIFO 順序、延遲和并發(fā)響應(yīng)，但不支持交錯。

由于 DAG 確保 TileLink 對每個請求的響應(yīng)，因此 TileLink 中禁止超時。但是，到舊版總線網(wǎng)橋的 TileLink 應(yīng)實現(xiàn)超時，以適應(yīng)第一個轉(zhuǎn)發(fā)進度規(guī)則。如果來自舊總線的響應(yīng)沒有及時到達，則必須丟棄請求并插入TileLink錯誤響應(yīng)。

審核編輯：郭婷