熟悉 HME FPGA PLL IP 的使用，實(shí)現(xiàn) LED 流水燈功能

二實(shí)驗(yàn)環(huán)境

IDE：福晞Fuxi、開發(fā)板：P0 176

HME_P0 176 開發(fā)板

三實(shí)驗(yàn)原理

3.1 實(shí)現(xiàn)框架

3.2 實(shí)驗(yàn)功能分析

使用 P0 內(nèi)部 OSC 作為時鐘源，通過 PLL 鎖相環(huán)輸出 50MHz 的時鐘作為 LED 的控制時鐘，依次點(diǎn)亮板載的 6 個 LED 燈，實(shí)現(xiàn)流水燈的效果。

每個 LED 燈一次點(diǎn)亮持續(xù)時間 0.5s，通過分時控制每個連接到 LED 燈的 I/O 電平的高低來實(shí)現(xiàn)。如 LED 的控制時鐘是 50MHz（T=20ns），需要通過一個計(jì)數(shù)器來計(jì)數(shù)，當(dāng)計(jì)數(shù)器的值是25000000時改變 LED 亮滅狀態(tài)。

LED 部分原理圖如下：

四OSC 與 PLL 使用

4.1 P0 OSC 使用

P0 內(nèi)部有精準(zhǔn)的 RC-OSC 時鐘發(fā)生器，輸出 80MHz 可作為系統(tǒng)的時鐘源。rtl 代碼可通過 Fuxi IP Wizard 將其例化出來使用，如下圖：

創(chuàng)建出IP的代碼如下：

4.2 P0 PLL 鎖相環(huán)簡介

鎖相環(huán)路是一種反饋控制電路，簡稱鎖相環(huán)（PLL，Phase-locked Loop）。利用外部輸入的參考時鐘信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位。

HME 系列產(chǎn)品的 PLL 模塊能夠提供可以綜合的時鐘頻率，通過配置不同的參數(shù)可以進(jìn)行時鐘的頻率調(diào)整（倍頻和分頻）、相位調(diào)整、占空比調(diào)整等功能。

PLL 可對輸入時鐘 CLKIN 進(jìn)行頻率調(diào)整（倍頻和分頻），計(jì)算公式如下：

FIN=輸入時鐘，可以是外部時鐘，也可是芯片內(nèi)部的 osc 時鐘；后面會講述內(nèi)部 osc 的使用方法。

N=CFG_DIVN [6:0]+1

M=CFG_DIVM [6:0]+1

Cx=CFG_DIVCX[6:0]+1

N、M、Cx 為 PLL 的參數(shù)，IP 會自行推到計(jì)算。

4.3 PLL IP 使用

通過 IP Wizard 創(chuàng)建 PLL

Input Frequency 是 PLL 的輸入頻率，這里配置為 80MHz，是因?yàn)檫@里將 oscillator_v1 IP 實(shí)例的 clkout 80MHz 作為 PLL 的輸入時鐘。

如下圖所示，選擇了1個時鐘輸出通道，輸出頻率 clkout0 為 50MHz，將該時鐘作為邏輯的系統(tǒng)時鐘；locked 信號一開始為低電平，當(dāng)各輸出通道的時鐘穩(wěn)定后變?yōu)楦唠娖?；可利用該特性?locked 信號作為系統(tǒng)的復(fù)位信號。

實(shí)例化 PLL 的 rtl 代碼如下：

五RTL 功能實(shí)現(xiàn)

時鐘源使用 P0 內(nèi)部 osc 時鐘 80MHz，osc 時鐘作為 PLL 的輸入，PLL clkout0 輸出50MHz 時鐘作為邏輯設(shè)計(jì)的系統(tǒng)時鐘。通過計(jì)數(shù)器控制每個 LED 點(diǎn)亮持續(xù) 0.5s 并形成流水效果。

5.1 RTL Design

5.2 實(shí)驗(yàn)現(xiàn)象

5.2.1 I/O 約束

綜合編譯檢查是否存在語法問題；通過后進(jìn)行I/O約束；

如下圖：

5.2.2 生成碼流與下載

然后執(zhí)行 Generate Bitstream 生成碼流文件，下載至 P0 開發(fā)板進(jìn)行驗(yàn)證。

6 個 LED 燈按照設(shè)定的順序和時間依次點(diǎn)亮和熄滅，說明 PLL 輸出時鐘和邏輯設(shè)計(jì)符合預(yù)期。

審核編輯：湯梓紅