信號(hào)完整性分析的兩個(gè)維度--時(shí)域和頻域，而帶寬是連接時(shí)域和頻域的橋梁。同樣，帶寬也將信號(hào)的特性、傳輸通道、測試設(shè)備聯(lián)系在一起，可見帶寬是信號(hào)完整性分析中非常重要的一個(gè)概念。這一節(jié)就為大家介紹一下基于帶寬的信號(hào)完整性分析方法。

設(shè)計(jì)目標(biāo)

我們面對一個(gè)SI分析項(xiàng)目，首先我們要通過對系統(tǒng)方案的了解以及datasheet的閱讀等渠道知道待分析的信號(hào)的特征：

• 是什么類型的接口，DDR還是Serdes？
• 數(shù)據(jù)速率有多高？
• 驅(qū)動(dòng)器和接收器的電平標(biāo)準(zhǔn)？
  弄明白這些問題，我們就大概知道信號(hào)的帶寬，就能夠?qū)o源通道的設(shè)計(jì)提出具體明確的要求；我們也能驅(qū)動(dòng)器和接收器的信號(hào)質(zhì)量、時(shí)序的需求，也就能夠正確的判別時(shí)域仿真結(jié)果是否能夠滿足要求。
  此外就是獲取芯片廠家提供的仿真模型，為時(shí)域的電路仿真做準(zhǔn)備。一般來說廠家的模型無論是IBIS還是Spice模型都是和信號(hào)帶寬相匹配的，我們是可以放心使用的。
  確立設(shè)計(jì)目標(biāo)的過程其實(shí)也是為后續(xù)的頻域建模和時(shí)域的仿真做準(zhǔn)備的過程。

建立模型

** 建模其實(shí)是一個(gè)頻域分析的過程。

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對于無源鏈路需要工程師借助仿真軟件進(jìn)行建模。

第一，建模的過程中必須保證模型的準(zhǔn)確度，也就是模型必須能夠準(zhǔn)確地反映了無源鏈路的真實(shí)特征。這就要求SI工程師能夠根據(jù)所設(shè)計(jì)的總線接口的特性選擇合適的軟件工具（2D、2.5D、3DEM工具）以及仿真建模方法（hfss建模端口的設(shè)置為lumped port還是wave port、設(shè)置在什么位置）。

第二，無源鏈路的性能要能夠滿足信號(hào)帶寬的要求。SI工程師需要通過對模型進(jìn)行仿真優(yōu)化使模型在信號(hào)的帶寬范圍內(nèi)具有良好的損耗和反射性能，如果無源鏈路的性能不能滿足要求，工程師就需要對無源鏈路的材料或者結(jié)構(gòu)進(jìn)行調(diào)整以提高模型帶寬。

通常情況下，對于DDR等并行總線并沒有對無源通道的頻域特性給出特殊的要求，只給出了信號(hào)質(zhì)量的要求（眼圖、過沖等）。因此這一步可以省略，直接進(jìn)行時(shí)域電路仿真，如果信號(hào)質(zhì)量不滿足要求再回過頭來優(yōu)化傳輸通道以及芯片的OCD、ODT的配置。

對于Serdes接口，比如PCIe、Ethernet等接口的spec中都定義了插損（insert loss）、回?fù)p（return loss）等無源通道的指標(biāo)。我們就需要根據(jù)這些指標(biāo)對無源channel進(jìn)行優(yōu)化直到滿足Spec要求為止。

第一點(diǎn)就是保證模型的準(zhǔn)確，保證使用這個(gè)模型進(jìn)行仿真的結(jié)果和實(shí)際測試結(jié)果的偏差可控。第二點(diǎn)包含的意思就是我們需要通過對無源鏈路的優(yōu)化來達(dá)到信號(hào)完整性最優(yōu)的效果。

如果無源鏈路的模型帶寬太低會(huì)出現(xiàn)什么情況呢？

為了解釋這個(gè)問題，我們再來看一下帶寬的計(jì)算公式：BW= 0.35/Trise，

可以導(dǎo)出Trise = 0.35/BW。應(yīng)用在互連線模型中，Trise就代表了互連線的本征上升時(shí)間?；ミB線的帶寬為1GHz，那么它能傳輸信號(hào)的最短上升時(shí)間就是350ps，這個(gè)350ps就是這條互連線的本征上升時(shí)間。驅(qū)動(dòng)器輸出一個(gè)上升時(shí)間為Trise_drv的信號(hào)輸入到一條本征上升時(shí)間為Trise_interconnect的互連線，在接收器處接收到的信號(hào)上升時(shí)間為Trise_rev，則有如下關(guān)系：

不難看出，由于互連線的本征上升時(shí)間導(dǎo)致接收器接收到的信號(hào)上升時(shí)間Trise_rev相對于Trise_drv增大了，我們通常也說信號(hào)經(jīng)過互連線傳輸之后發(fā)生了邊沿退化。如果互連線的帶寬太低，其本征上升時(shí)間就會(huì)比較長，那么接收器接收到的信號(hào)上升時(shí)間就會(huì)比較大，也就是說信號(hào)在傳輸過程中發(fā)生的邊沿退化就越嚴(yán)重。

仿真分析

通過前面兩個(gè)步驟我們已經(jīng)準(zhǔn)備好了驅(qū)動(dòng)器和接收器的仿真模型，也對無源通道進(jìn)行了建模，那么我們就可以搭建出完整的時(shí)域仿真電路。

時(shí)域仿真分析就是在無源模型上加入激勵(lì)源進(jìn)行仿真從而觀測時(shí)域仿真結(jié)果。對于信號(hào)完整性仿真將芯片的有源模型（IBIS、Spice或者AMI模型）、傳輸路徑的無源模型搭建成仿真電路，在驅(qū)動(dòng)器端添加激勵(lì)在接收器端直接觀測信號(hào)波形和眼圖，并對仿真結(jié)果進(jìn)行分析。對于電源完整性則需要加入電流負(fù)載以及VRM模型仿真觀測負(fù)載端的電源噪聲。有些情況下無法獲取芯片的電流模型，此時(shí)就不能進(jìn)行精確的電源完整性時(shí)域仿真，此時(shí)要求PI頻域仿真有足夠的裕量，時(shí)域仿真也是可以缺省的。

我們需要知道，時(shí)域仿真結(jié)果是SI的最終評判標(biāo)準(zhǔn)，時(shí)域仿真分析目的有兩個(gè)：

一是更加直觀地判斷信號(hào)、電源質(zhì)量是否滿足要求；

二是確定芯片buffer選型、加重、均衡等各項(xiàng)參數(shù)配置為后續(xù)測試調(diào)試工作提供參考。

測試驗(yàn)證

測試驗(yàn)證是在產(chǎn)品生產(chǎn)完成后，在實(shí)際的系統(tǒng)中進(jìn)行信號(hào)質(zhì)量測試。測試驗(yàn)證的目的有兩個(gè)，一是驗(yàn)證接收端信號(hào)質(zhì)量是否滿足要求；二是與前期的仿真結(jié)果進(jìn)行對比進(jìn)行差異分析，優(yōu)化仿真建模方法。

測試儀器會(huì)對測試結(jié)果產(chǎn)生影響。對于高速信號(hào)的測試要選擇帶寬高、本征上升時(shí)間最夠小的探頭。

測試驗(yàn)證要得到正確的測試結(jié)果需要注意以下事項(xiàng)：

• 根據(jù)信號(hào)帶寬選擇合適的示波器和探頭;
• 測試點(diǎn)位置選擇需靠近接收芯片管腳，往往選擇PCB上的過孔。但我們選擇的測試點(diǎn)并不是芯片實(shí)際的接收端，因此測試波形會(huì)受到封裝內(nèi)部布線的影響。此時(shí)需要使用“去嵌入”技術(shù)消除封裝內(nèi)部布線的影響。

**基于帶寬的SI設(shè)計(jì)流程

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基于面的介紹，我們這里對信號(hào)完整性分析設(shè)計(jì)流程進(jìn)行歸納總結(jié)，整個(gè)過程大體可分為前期準(zhǔn)備（確定設(shè)計(jì)目標(biāo)、獲取模型）、無源鏈路建模、時(shí)域仿真分析、測試驗(yàn)證四個(gè)環(huán)節(jié)。其中前期準(zhǔn)備是基礎(chǔ)、無源鏈路建模和時(shí)域仿真分析是核心、并通過測試驗(yàn)證形成閉環(huán)。后續(xù)篇幅會(huì)針對高速并行總線、高速串行總線的信號(hào)完整性、以及電源完整性設(shè)計(jì)詳細(xì)介紹設(shè)計(jì)流程。