晶振電路設(shè)計考慮事項：

1. 位置要選對：晶振內(nèi)部是石英晶體，如果不慎掉落或受不明撞擊，石英晶體易斷裂破損，所以晶振的放置遠(yuǎn)離板邊，靠近MCU的位置布局。

2.兩靠近：耦合電容應(yīng)盡量靠近晶振的電源管腳，如果多個耦合電容，按照電源流入方向，依次容值從大到小擺放；晶振則要盡量的靠近MCU。

3.走線短：所有連接晶振輸入/輸出端的導(dǎo)線盡量短，以減少噪聲干擾及分布電容對晶振的影響。

使晶振、外部電容器(如果有)與 IC之間的信號線盡可能保持最短。當(dāng)非常低的電流通過IC晶振振蕩器時，如果線路太長，會使它對 EMC、ESD 與串?dāng)_產(chǎn)生非常敏感的影響。而且長線路還會給振蕩器增加寄生電容。

4.高獨(dú)立：盡可能保證晶振周圍的沒有其他元件。防止器件之間的互相干擾，影響時鐘和其他信號的質(zhì)量。晶振周圍 1mm 禁布器件，0.5mm 禁布過孔走線，所有晶振下不打過孔（包括地過孔）。當(dāng)心晶振和地的走線。

5.盡可能將其它時鐘線路與頻繁切換的信號線路布置在遠(yuǎn)離晶振連接的位置。

6.外殼要接地：晶振的外殼必須要接地，除了防止晶振向外輻射，也可以屏蔽外來的干擾。

如果實際的負(fù)載電容配置不當(dāng),第一會引起線路參考頻率的誤差.另外如在發(fā)射接收電路上會使晶振的振蕩幅度下降(不在峰點(diǎn)),影響混頻信號的信號強(qiáng)度與信噪.

當(dāng)波形出現(xiàn)削峰,畸變時,可增加負(fù)載電阻調(diào)整(幾十K到幾百K).要穩(wěn)定波形是并聯(lián)一個1M左右的反饋電阻.