在去年 12 月的國(guó)際電子器件大會(huì) (IEDM) 上，有一節(jié)關(guān)于背面電源分配網(wǎng)絡(luò)（Backside Power Delivery Networks）的簡(jiǎn)短課程。主講人是IMEC（微電子研究中心）的 Gaspard Hiblot，標(biāo)題為《Process Architectures Changes to Improve Power Delivery（通過(guò)改變流程架構(gòu)來(lái)改善電源分配）》；IMEC的高層人員Geert Hellings 和 Julien Ryckaert 也參與了內(nèi)容創(chuàng)作。該演講的幻燈片多達(dá) 80 頁(yè)，因此本文不做贅述，只介紹其中的一些重點(diǎn)。

設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）

現(xiàn)代工藝設(shè)計(jì)與設(shè)計(jì)將要使用的硅結(jié)構(gòu)的某些方面密切相關(guān)。這與十年前的情況截然不同，當(dāng)時(shí)制程技術(shù)開(kāi)發(fā)團(tuán)隊(duì)基本上會(huì)交給設(shè)計(jì)團(tuán)隊(duì)一套 SPICE 模型和 layout 設(shè)計(jì)規(guī)則。而我們采用的新方法稱(chēng)為“設(shè)計(jì)技術(shù)協(xié)同優(yōu)化”，簡(jiǎn)稱(chēng)為 DTCO（Design Technology Co-Optimization）。

這個(gè)詞首次出現(xiàn)在 2016 年的 CDNLive （即Cadence用戶(hù)大會(huì)的舊稱(chēng)，現(xiàn)稱(chēng)為CadenceLIVE）Europe 會(huì)議上，當(dāng)時(shí) Luca Matti 展示了他在 IMEC 的工作——即將到來(lái)的 7nm 和 5nm 制程節(jié)點(diǎn)。在 DTCO 的早期發(fā)展階段，重點(diǎn)在于對(duì)半導(dǎo)體制程進(jìn)行一些調(diào)整，如有源柵極觸點(diǎn)，旨在減少標(biāo)準(zhǔn)單元的軌道數(shù)量。

如今，簡(jiǎn)單的維度縮放（即“摩爾定律”）已成為明日黃花，需要采用 DTCO 方法來(lái)保持縮放規(guī)律。其中一個(gè)巨大的挑戰(zhàn)是過(guò)孔的電阻。一直以來(lái)，我們使用銅材料來(lái)制造過(guò)孔，因?yàn)殂~的電阻很低。但銅需要一個(gè)擴(kuò)散阻擋層，如氮化鉭 (TaN)，這會(huì)造成兩個(gè)問(wèn)題——首先，阻擋層會(huì)占據(jù)空間，因此減少了過(guò)孔中銅的橫截面積；其次，阻擋層位于過(guò)孔底部，電流必須流過(guò)阻擋層。而阻擋層金屬的電阻高于銅，因此會(huì)增加過(guò)孔電阻。

銅線也有類(lèi)似的問(wèn)題，由于銅中的晶粒大小和銅線占據(jù)側(cè)壁的空間百分比增加，在 100nm 線寬以下，銅的電阻率開(kāi)始增加。經(jīng)常有人提議用釕來(lái)解決這個(gè)問(wèn)題，因?yàn)樗恍枰钃鯇?，在尺寸極小時(shí)電阻率也很低。但據(jù)我所知，并沒(méi)有人用釕代替銅。在最低的過(guò)孔中，甚至是 M0 互連中，有些人會(huì)使用鈷。

這些與互連有關(guān)的問(wèn)題會(huì)影響到信號(hào)、時(shí)鐘和功耗。不過(guò)，信號(hào)布線和電源分配網(wǎng)絡(luò) (PDN) 所面臨的權(quán)衡取舍是不同的。電源需要低電阻，與電容關(guān)系不大（因?yàn)殡妷翰蛔儯?。與普通信號(hào)不同，電源分配網(wǎng)絡(luò)要傳輸大電流，這讓電遷移成為了一個(gè)難題。為此，通常會(huì)采用更復(fù)雜的制程工藝，來(lái)區(qū)分電源和信號(hào)布線。

背面配電

最終的區(qū)別在于將 PDN 與信號(hào)完全分開(kāi)，在背面創(chuàng)建 PDN。PDN 位于減薄晶圓的背面，通過(guò)硅過(guò)孔 (TSV) 連接到晶體管和正面互連。

深入了解背面電源分配網(wǎng)絡(luò) (Backside power delivery networks，即 BS-PDN)——

獨(dú)特優(yōu)勢(shì)

將片上壓降減少了一個(gè)數(shù)量級(jí)

如下圖所示，約 300Ω 的過(guò)孔柱減少到僅為 5Ω 的 TSV，這也大大減少了片上壓降。

擴(kuò)展了芯片面積

這在很大程度上取決于制程工藝的不同方面（如 TSV 周?chē)紖^(qū)的尺寸），也取決于 EDA 工具。

如Cadence Innovus 一類(lèi)工具中的布線器應(yīng)該可以更輕松地進(jìn)行信號(hào)布線，PDN 不會(huì)在互連堆棧中造成阻礙。但具體的獲益有多大，還需要進(jìn)行實(shí)驗(yàn)。

如果使用埋入式電源軌 (BPR)，可以減少標(biāo)準(zhǔn)單元中的軌道數(shù)量，因此可以將芯片面積擴(kuò)展大約 15-20%。

降低 BEOL 中精細(xì)金屬的復(fù)雜性

銅經(jīng)常采用雙鑲嵌工藝，很難在同一層上混合寬金屬線（用于電源）和窄金屬線（用于信號(hào)）。

更易于實(shí)現(xiàn)晶圓對(duì)晶圓鍵合工藝，以便在邏輯上堆疊存儲(chǔ)器

倒裝 SRAM 裸片由邏輯裸片配電，因此可以有效地由相同的 BS-PDN 配電。

三種基本方法

TSV-middle 電源位于有源旁邊，并在單元之間共享。BSM1（背面金屬 1）與有源對(duì)準(zhǔn)。

埋入式電源軌 (BPR) 的電源埋在有源器件，VBPR 接入 BPR，BPR 充當(dāng) BSM1（因此，有一層“背面”配電網(wǎng)絡(luò)實(shí)際上移到了正面）。

背面接觸電源位于有源下方，過(guò)孔接入電源軌，BSM1 與柵極對(duì)準(zhǔn)

這三種方法具有一些共同的挑戰(zhàn)——

01

背面配電需要將硅晶圓減薄至小于 10um。

在真正的晶圓被削磨之前，需要將另一個(gè)晶圓粘合到真正的晶圓上（用于提供機(jī)械支撐和便于操作），如下圖所示：

02

將正面和背面對(duì)準(zhǔn)。

nano-TSV (nTSV) 需要在約 10nm 內(nèi)對(duì)準(zhǔn)。

上圖是 TSV-middle 的高級(jí)流程；下圖是BPR（埋入式電源軌）的高級(jí)流程。

BPR 有兩種候選材料：鎢 (W) 和釕 (Ru)。鎢的污染風(fēng)險(xiǎn)較低，可達(dá)到 50Ω/um 的目標(biāo)電阻；但是釕不需要使用阻擋層，過(guò)孔電阻較低。

在此本文不會(huì)過(guò)多討論背面接觸方法，因?yàn)樗坪蹼x實(shí)用還有很長(zhǎng)的路要走。Gaspard 對(duì) BS-PDN 的總結(jié)如下：

超級(jí)緊湊（優(yōu)點(diǎn)）

有許多未解決的挑戰(zhàn)（缺點(diǎn)）

背面和正面對(duì)準(zhǔn)

Rseries

補(bǔ)充 FEOL 縮放

改善壓降（優(yōu)點(diǎn)）

展望未來(lái)

演講的最后一部分對(duì)未來(lái)的技術(shù)發(fā)展進(jìn)行了展望。

聽(tīng)到“背面配電”，不由得讓人聯(lián)想是否可以再進(jìn)一步，增強(qiáng)背面的功能，然后將一些系統(tǒng)功能也移到背面。首先是全局互聯(lián)（不需要在背面擺放器件）。但也有可能出現(xiàn)背面器件。

另一點(diǎn)是在背面創(chuàng)建金屬-絕緣體-金屬電容器 MIMCAP。鑒于可能涉及較大的功率密度 (1w/mm2)，MIMCAP 有助于減少動(dòng)態(tài)壓降。

顯而易見(jiàn)的是，背面配電技術(shù)將繼續(xù)完善，一如下方邏輯器件路線圖。