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時(shí)序分析的基本概念

FPGA開(kāi)源工作室 ? 來(lái)源:FPGA開(kāi)源工作室 ? 2023-07-03 11:41 ? 次閱讀
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1 setup time

Setup time (建立時(shí)間)是數(shù)據(jù)信號(hào)(D)在時(shí)鐘事件(這里以時(shí)鐘上升沿為例)發(fā)生之前保持穩(wěn)定的最小時(shí)間。以便時(shí)鐘可靠地對(duì)數(shù)據(jù)進(jìn)行采樣。適用于同步電路,如觸發(fā)器(flip-flop)。

0ca73074-1953-11ee-962d-dac502259ad0.png

2 hold time

Hold time (保持時(shí)間) 是數(shù)據(jù)信號(hào)(D) 在時(shí)鐘事件(這里以時(shí)鐘上升沿為例)發(fā)生之后保持穩(wěn)定的最小時(shí)間。

0cbcdc80-1953-11ee-962d-dac502259ad0.png

3 Propagation Delay

信號(hào)傳播延時(shí)(Propagation Delay),以反相器(Inverter)為例,A輸入信號(hào)變化(0-1的50%)為開(kāi)始,到Z輸出信號(hào)變化(1-0的50%)所需的時(shí)間稱為Tf, A輸入信號(hào)變化(1-0的50%)為開(kāi)始,到Z輸出信號(hào)變化(0-1的50%)所需的時(shí)間稱為Tr。

    Output fall delay (Tf)
    Output rise delay (Tr)

0cd67686-1953-11ee-962d-dac502259ad0.png

# Threshold point of an input falling edge:
input_threshold_pct_fall : 50.0;
# Threshold point of an input rising edge:
input_threshold_pct_rise : 50.0;
# Threshold point of an output falling edge:
output_threshold_pct_fall : 50.0;
# Threshold point of an output rising edge:
output_threshold_pct_rise : 50.0;






審核編輯:劉清

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原文標(biāo)題:時(shí)序分析的基本概念(1)

文章出處:【微信號(hào):leezym0317,微信公眾號(hào):FPGA開(kāi)源工作室】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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    時(shí)序分析基本概念解析

    正如“聚合”的意思(字典)“兩個(gè)或多個(gè)事物聚集在一起的發(fā)生”。所以我們可以假設(shè)它也與 2 個(gè)時(shí)鐘路徑聚集在一起有關(guān)。 (了解時(shí)鐘路徑請(qǐng)參考另一篇博客-靜態(tài)時(shí)序分析基礎(chǔ):第1部分“時(shí)序路徑”)
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    <b class='flag-5'>時(shí)序</b><b class='flag-5'>分析</b><b class='flag-5'>基本概念</b>解析