數(shù)字系統(tǒng)往往是由多個(gè)觸發(fā)器所組成，這時(shí)常常需要各個(gè)觸發(fā)器按照一定的節(jié)拍同步動(dòng)作，因此必須給電路加上一個(gè)統(tǒng)一的控制信號(hào)。這個(gè)統(tǒng)一的控制信號(hào)叫做時(shí)鐘脈沖，簡(jiǎn)稱CP。同步觸發(fā)器又稱鐘控觸發(fā)器，即時(shí)鐘控制的電平觸發(fā)器。

D 觸發(fā)器：D鎖存器和維持-阻塞D觸發(fā)器

在CP=1期間，輸出變化多于一次的現(xiàn)象，稱為“空翻”。D鎖存器的“空翻”現(xiàn)象，如何保證不出現(xiàn)“空翻”？

邊沿觸發(fā)器概念：

為了提高觸發(fā)器的可靠性，增加抗干擾能力，希望觸發(fā)器的次態(tài)僅取決于CP信號(hào)上升沿或者下降沿到達(dá)時(shí)刻輸入信號(hào)的值。為此，研制了邊沿型觸發(fā)器。包括：維持-阻塞正邊沿D觸發(fā)器和利用CMOS傳輸門的主從型D觸發(fā)器。

特性方程：

功能表

邏輯符號(hào)：

由鐘控RS觸發(fā)器與利用反饋構(gòu)成的維持－阻塞電路組成：

D觸發(fā)器設(shè)計(jì)：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY dflipflop IS

PORT (D,C : IN STD_LOGIC;

Q : OUT STD_LOGIC);

END dflipflop;

ARCHITECTURE Behavior OF dflipflop IS

BEGIN

PROCESS( C )

BEGIN

IF C'EVENT AND C='1' THEN

Q<=D;

END IF;

END PROCESS;

END Behavior;

使用Verilog HDL語言實(shí)現(xiàn)D觸發(fā)器（帶R、S端）

//門級(jí)

module cfq(s,r,d,clk,q,qbar);

input s,r,d,clk;

output q,qbar;

wire na1,na2,na3,na4;

nand

nand1(na1,s,na4,na2),

nand2(na2,r,na1,clk),

nand3(na3,na2,clk,na4),

nand4(na4,na3,r,d),

nand5(q,s,na2,qbar),

nand6(qbar,q,r,na3);

endmodule

或

//行為級(jí)

module dff_rs_async(clk,r,s,d,q);

input clk,r,s,d;

output q;

reg q;

always@(posedgeclk or posedge r or posedge s)

begin

if(r) q<=1'b0;

else if(s) q<=1'b1;

else q<=d;

end

endmodule