既然RTL是寄存器傳輸級(jí)電路，那么電路設(shè)計(jì)就一定是以寄存器的特性為基礎(chǔ)進(jìn)行設(shè)計(jì)。

一般來說，RTL電路設(shè)計(jì)我們建議3個(gè)主要的原則：

1. 時(shí)序邏輯與組合邏輯分開
2. 數(shù)據(jù)路徑與控制路徑分開
3. 先畫電路，后寫代碼

以上3個(gè)原則，我們一個(gè)一個(gè)來看。

時(shí)序邏輯與組合邏輯分開

這里涉及到數(shù)字電路基礎(chǔ)知識(shí)，不懂的小朋友還是先把數(shù)字電路設(shè)計(jì)原理學(xué)一下。我們一般把寄存器（DFF）以及鎖存器（LATCH）看做是時(shí)序邏輯，也就是數(shù)據(jù)輸出與時(shí)鐘變化保持有一定的關(guān)系。具體的原理，可以參考之前關(guān)于寄存器工作原理分析的部分。而組合邏輯，則輸出與時(shí)鐘沒有關(guān)系，僅僅因?yàn)檩斎?a target="_blank">信號(hào)的變化，會(huì)立即產(chǎn)生變化，如選擇器、與門、或門、非門等。

如下圖所示，就是一組完整電路的功能框圖模型：

其工作原理為：

(a) current state bits=↑(next state bits);

(b) next state bits=f1(inputs,current state bits);

(c) outputs=f2(inputs,current state bits);

這里面f1和f2就是分別算出next state bits以及outputs的組合電路功能。可以明確的電路，在這里就是時(shí)序邏輯電路，或者說是寄存器。所以我們?cè)诿枋鲭娐返臅r(shí)候，先描述寄存器就好：

接下來我們看，組合邏輯電路怎么設(shè)計(jì)。

數(shù)據(jù)路徑與控制路徑分開

假設(shè)我們想描述以下電路：

那么時(shí)序邏輯的輸入，也就是D端怎么獲得？在正常的思考情況下，我們一般這樣考慮問題，是有邏輯的：

如果滿足XX條件（這里假設(shè)S0為0）那么D端來自于InA，否則如果滿足XX條件（這里假設(shè)S1為1）則賦值為1'b0，否則如果滿足XX條件（這里假設(shè)S2為1）則來源于InC跟InB的與邏輯，否則就保持不變。

這種數(shù)據(jù)來源的邏輯思考，利用選擇器實(shí)現(xiàn)成電路，就是數(shù)據(jù)路徑的設(shè)計(jì)思路。而利用VerilogHDL來描述電路，就只需要用assign以及?，:的組合，實(shí)現(xiàn)選擇器的功能即可。而Synthesis綜合工具，會(huì)根據(jù)最終的電路進(jìn)行優(yōu)化，實(shí)現(xiàn)最優(yōu)的組合邏輯結(jié)構(gòu)。對(duì)設(shè)計(jì)者來說，首先能做用選擇器來設(shè)計(jì)數(shù)據(jù)路徑就可以了。

而S0、S1跟S2是怎么來的？設(shè)計(jì)S0、S1跟S2就相當(dāng)于這個(gè)電路模型組合邏輯的控制邏輯設(shè)計(jì)。

當(dāng)然S0、S1、S2又可以看做一種數(shù)據(jù)路徑進(jìn)一步擴(kuò)展設(shè)計(jì)，他們可能是組合邏輯直接賦值，也可能是時(shí)序邏輯寄存器的輸出。

先畫電路圖，后寫代碼

由于前些年軟件與互聯(lián)網(wǎng)產(chǎn)業(yè)的蓬勃發(fā)展，越來越多的人都把軟件視為生產(chǎn)力第一工具，卻忽略了工程師的主觀能動(dòng)性。越來越多的年輕人投入到集成電路設(shè)計(jì)領(lǐng)域往往只是學(xué)習(xí)了VerilgHDL語言，就開始編寫電路。殊不知這樣的電路，往往會(huì)面臨大量不可預(yù)知的bug，以及調(diào)試人員茫然的眼神。

也許有同學(xué)說了，現(xiàn)在有很多代碼風(fēng)格（coding style），寫電路的時(shí)候按照標(biāo)準(zhǔn)的代碼風(fēng)格寫就好。也許作為一個(gè)接近20年電路設(shè)計(jì)經(jīng)驗(yàn)的老工程師來說，心中的電路已經(jīng)非常清晰，按照coding style編寫的電路還是比較好的，但仍然會(huì)因?yàn)殡娐分鸩綇?fù)雜，有些部分無法把握，會(huì)遇到疏漏。

在這里我還是呼吁各位同學(xué)，先把電路設(shè)計(jì)功底做好，再考慮如何用描述語言描述出來。至少，這個(gè)才叫做電路吧。這樣做的好處主要有以下3點(diǎn)：

邏輯清晰，便于表達(dá)及傳遞思路

電路直觀，便于Debug以及修改

信號(hào)定義明確，Coding只需照抄

RTL電路設(shè)計(jì)的方法

其實(shí)根據(jù)RTL電路設(shè)計(jì)的原則，我們認(rèn)為一個(gè)已知接口信號(hào)以及功能定義的模塊，可以從輸出開始往輸入推著寫。

比如說，我們要設(shè)計(jì)一個(gè)4bit計(jì)數(shù)器，其功能要求如下：

• 從0到15循環(huán)計(jì)數(shù)
• 加電平輸入信號(hào)P_M，P_M為1則往上加，P_M為0則往下減
• 加脈沖輸入信號(hào)Clr，Clr脈沖（高有效）來到，則計(jì)數(shù)器輸出為0
• 加脈沖輸入信號(hào)Load，電平輸入信號(hào)DIN[3:0]，Load脈沖（高有效）來到則計(jì)數(shù)器輸出加載為DIN[3：0]的值
• 增加一個(gè)電平輸入信號(hào)Hold，當(dāng)Hold為高電平時(shí)，計(jì)數(shù)器保持當(dāng)前值，不做增減。

那么首先我們分析這個(gè)寄存器的輸入輸出。

輸出就是0~15的數(shù)值，需要4bit輸出信號(hào)cnt_num，而輸入除了時(shí)鐘復(fù)位(clk，rstn）外，有P_M，Clr，Load，DIN[3:0]以及Hold。因此我們先把輸入輸出整理出來。

接著我們從輸出設(shè)計(jì)開始往回（輸入）推導(dǎo)，先定義輸出需要的寄存器來存儲(chǔ)每個(gè)周期變化用的計(jì)數(shù)值，cnt_r，并描述出來：

接著，根據(jù)功能定義，描述時(shí)序邏輯輸入端的數(shù)據(jù)路徑：

由于所有控制信號(hào)來源于輸入，這個(gè)電路可以不做控制路徑的設(shè)計(jì)。但有心的小伙伴應(yīng)該發(fā)現(xiàn)了，如果Hold為高，則想加載DIN是無法實(shí)現(xiàn)的。因此這樣設(shè)計(jì)的電路，其實(shí)是存在優(yōu)先級(jí)的。需要與模塊定義的朋友做深入交流，確保實(shí)際功能使用時(shí)不會(huì)出錯(cuò)。

同時(shí)，我們看到這個(gè)電路里用到了1個(gè)加法器和一個(gè)減法器，如果想進(jìn)一步優(yōu)化電路面積，我們可以考慮加法器的復(fù)用：

這樣做電路應(yīng)該怎么改呢？留給大家去思考了。

復(fù)雜電路系統(tǒng)設(shè)計(jì)方法

現(xiàn)在又要有小伙伴說了，我們的電路很復(fù)雜的，如果每個(gè)都畫出電路，那什么時(shí)候能投片。我的理解是，復(fù)雜電路都是簡單電路的衍生，按照功能將系統(tǒng)進(jìn)行框架劃分，并定義出每個(gè)框架之間的接口信號(hào)及其時(shí)序要求，接著再通過畫電路的方法，設(shè)計(jì)框架里的電路。有些小的電路實(shí)際上是會(huì)被復(fù)用的。每個(gè)公司產(chǎn)品線，大部分時(shí)間都會(huì)處于一個(gè)逐步演進(jìn)的過程，小電路設(shè)計(jì)多數(shù)是剛開始，后續(xù)的工作量會(huì)逐步降低。

但如果公司從一開始就不重視畫電路，只是電路描述做實(shí)現(xiàn)，也許前幾款產(chǎn)品可以正常跑，過了一段時(shí)間，客戶可能突然發(fā)現(xiàn)有些地方要優(yōu)化，有些地方有bug，但之前設(shè)計(jì)人員可能已經(jīng)離職。電路描述不好，電路圖也沒有，這個(gè)時(shí)候負(fù)責(zé)優(yōu)化和解bug的小伙伴一定會(huì)郁悶的。