什么是 ASIC 設(shè)計(jì)

ASIC 設(shè)計(jì)是開發(fā)復(fù)雜電子系統(tǒng)的過(guò)程。該系統(tǒng)可制造成特殊用途的半導(dǎo)體設(shè)備，通常用于大批量應(yīng)用或具有嚴(yán)格的功耗、性能和尺寸限制的應(yīng)用。ASIC 系統(tǒng)設(shè)計(jì)人員使用高級(jí)語(yǔ)言并通過(guò)仿真和可視化來(lái)開發(fā)和評(píng)估算法。

許多系統(tǒng)設(shè)計(jì)人員使用 MATLAB 和 Simulink 作為高級(jí)環(huán)境來(lái)指定 ASIC 設(shè)計(jì)的算法。通過(guò)將這些產(chǎn)品與第三方 EDA 工具結(jié)合使用，系統(tǒng)設(shè)計(jì)人員可以與 ASIC 硬件設(shè)計(jì)人員協(xié)作，使用 MATLAB 和 Simulink 對(duì)數(shù)字和模擬/混合信號(hào) (AMS) ASIC 設(shè)計(jì)的新算法內(nèi)容進(jìn)行建模、仿真、優(yōu)化和實(shí)現(xiàn)。

建模

您可以選擇使用 MATLAB 或 Simulink 開發(fā)硬件實(shí)現(xiàn)的算法來(lái)開始 ASIC 設(shè)計(jì)開發(fā)。MATLAB 提供了一種基于語(yǔ)言且無(wú)時(shí)間限制的簡(jiǎn)潔建模環(huán)境，而 Simulink 提供了一種支持使用多速率模塊圖、狀態(tài)機(jī)和其他建模結(jié)構(gòu)進(jìn)行圖形化建模的環(huán)境。MATLAB 代碼可以整合到 Simulink 模型中，因此，您可以從 MATLAB 順利過(guò)渡到 Simulink 工作流。

通過(guò)將 Simulink 模型與現(xiàn)有代碼整合并使用 HDL 協(xié)同仿真對(duì)其進(jìn)行仿真，來(lái)增強(qiáng)該模型以使其適用于 ASIC 設(shè)計(jì)。為了評(píng)估模擬組件與數(shù)字組件之間的交互，可以添加 Mixed-Signal Blockset 中的組件，如鎖相環(huán) (PLL) 與數(shù)據(jù)轉(zhuǎn)換器（ADC 和 DAC）。

針對(duì)代碼生成優(yōu)化模型

接下來(lái)，您可以基于硬件實(shí)現(xiàn)優(yōu)化 ASIC 設(shè)計(jì)模型。算法開發(fā)人員可與 ASIC 硬件設(shè)計(jì)人員協(xié)作優(yōu)化模型的硬件架構(gòu)。首先是審查 MATLAB 代碼或 Simulink 模型，驗(yàn)證它是否適用于 HDL 代碼生成。我們有 300 多個(gè) Simulink 模塊和 200 多個(gè) MATLAB 函數(shù)支持生成 HDL 代碼，您可以使用它們來(lái)構(gòu)建模型。其次是使用 Fixed-Point Designer 將浮點(diǎn)模型轉(zhuǎn)換為定點(diǎn)模型，以減少設(shè)計(jì)的面積和功耗。通過(guò)將 Simulink 模型從基于幀的模型轉(zhuǎn)換為流式模型，可以針對(duì) ASIC 設(shè)計(jì)進(jìn)一步優(yōu)化這些模型。

針對(duì) HDL 代碼生成進(jìn)行基于模型的優(yōu)化

通過(guò) ASIC 架構(gòu)，可以采用多種方式從功耗-性能-面積 (PPA) 方面優(yōu)化實(shí)現(xiàn)。系統(tǒng)設(shè)計(jì)人員可以與 ASIC 硬件設(shè)計(jì)人員協(xié)作，使用 HDL Coder 從 MATLAB 代碼或 Simulink 模型生成可綜合的 Verilog 和 VHDL 代碼。HDL Coder 提供了一系列優(yōu)化選項(xiàng)，可以幫助設(shè)計(jì)人員盡可能實(shí)現(xiàn) ASIC 設(shè)計(jì)的最高性能。這些選項(xiàng)包括時(shí)鐘速率自動(dòng)優(yōu)化、資源共享和流水線化，它們可以顯著減少實(shí)現(xiàn)設(shè)計(jì)所需的邏輯數(shù)量。HDL Coder 還支持為多速率設(shè)計(jì)和觸發(fā)子系統(tǒng)生成 HDL 代碼。

HDL 和 SystemC 代碼生成

使用 HDL Coder，您可以按照引導(dǎo)式工作流完成 ASIC 設(shè)計(jì)的 HDL 代碼生成過(guò)程。HDL Coder 可檢查 MATLAB 和 Simulink 模型與 HDL 代碼生成的兼容性，支持自定義生成的 HDL 代碼，生成預(yù)綜合報(bào)告，并生成 HDL 測(cè)試平臺(tái)。

您可以通過(guò) MATLAB 函數(shù)生成可綜合的 SystemC 代碼。生成的 SystemC 代碼可作為 Cadence Stratus 高級(jí)綜合工具的輸入。通過(guò)將 Stratus HLS 與 Genus 邏輯綜合解決方案和 Joules RTL 功耗解決方案相集成，ASIC 設(shè)計(jì)人員可以提前了解 ASIC 設(shè)計(jì)實(shí)現(xiàn)的功耗-性能-面積 (PPA)。

使用 HDL Coder，可以從 MATLAB 代碼生成 SystemC、Verilog/SystemVerilog 或 VHDL 代碼。

FPGA 原型構(gòu)建

在 ASIC 設(shè)計(jì)中，F(xiàn)PGA 原型構(gòu)建是一種通過(guò)硬件測(cè)試來(lái)評(píng)估算法實(shí)現(xiàn)的常見(jiàn)方法。HDL Coder 可與 AMD Xilinx、Intel 和 Microchip 設(shè)備的 FPGA 工作流相集成，在開發(fā)板上實(shí)現(xiàn)快速原型構(gòu)建。

使用 FPGA 開發(fā)板對(duì)原型設(shè)計(jì)進(jìn)行 FPGA 在環(huán)測(cè)試。