據(jù)統(tǒng)計，超過30%的半導(dǎo)體故障是由靜電放電（ESD）造成的。根據(jù)美國ESD協(xié)會的定義，ESD是指“由高靜電場引起的靜電電荷快速、自發(fā)轉(zhuǎn)移”。ESD會擾亂電子系統(tǒng)的正常運行，導(dǎo)致設(shè)備發(fā)生故障。ESD引起的損壞情況有很多，從泄漏、短路到結(jié)和金屬化燒毀、柵極氧化物破裂、電阻-金屬接口劣化等，不一而足。在現(xiàn)實生活中，ESD引起的芯片故障示例包括：智能手機漏電、健身追蹤器屏幕閃爍，或自動緊急制動系統(tǒng)失靈。

為了盡可能地降低ESD的影響，半導(dǎo)體公司在芯片中集成了保護器件或電路。這些元器件的功能實際上就是為了形成低電阻率放電電流路徑，從而防止內(nèi)部電路以及保護元件本身在ESD事件期間受到損壞。如果實施得當(dāng)，保護元件能夠提供很好的保護效果，但要如何在最新的工藝節(jié)點上進行抗ESD的硅片設(shè)計，這也變得越來越有挑戰(zhàn)性。事實上，單片式片上系統(tǒng)（SoC）中封裝了數(shù)十億個電路，供ESD保護元件使用的區(qū)域非常有限，而且這些元件需要經(jīng)過精心的布置和驗證。此外，在Multi-Die系統(tǒng)中，處理器、存儲器和互連之間還存在復(fù)雜的熱電相互作用，進而會產(chǎn)生一系列新的ESD問題。

本文將進一步討論不斷演化的ESD挑戰(zhàn)如何促使半導(dǎo)體公司利用新一代全芯片設(shè)計工具來增強傳統(tǒng)的靜態(tài)檢查器，從而快速分析芯片并仿真數(shù)百萬種瞬態(tài)ESD電涌。

設(shè)計具有ESD保護的芯片

在集成電路（IC）中，ESD事件通常會感應(yīng)產(chǎn)生0.1-10 A的電流，并耗散大約10-100 W的能量。為了盡可能地降低或消除靜電放電的影響，首先第一步便是設(shè)計出耐靜電放電的產(chǎn)品和組件。

絕緣材料具有至少1.0 x10¹¹Ω的表面電阻或體積電阻，有助于防止和限制電子流動。耗散材料則可在絕緣材料和導(dǎo)電材料之間提供電阻。根據(jù)ESD協(xié)會的規(guī)定，這些耗散材料的表面電阻應(yīng)大于或等于1.0 x 10⁴Ω，小于1.0 x 10¹¹Ω，或者體積電阻大于或等于1.0 x 10⁴Ω，小于1.0 x 10¹¹Ω。

除了絕緣材料和耗散材料之外，片上ESD保護結(jié)構(gòu)也發(fā)揮著重要作用。保護結(jié)構(gòu)提供安全的ESD放電路徑（放電到接地母線/地軌），從而保護核心電路的輸入、輸出和電源引腳。在系統(tǒng)正常運行期間，這些保護結(jié)構(gòu)通常處于不活動狀態(tài)。發(fā)生ESD事件時，保護電路會將引腳箝位至低電壓，并在釋放過量電流后關(guān)斷。

從ESD保護二極管到可控硅整流器

用于構(gòu)建保護箝位的器件主要有以下三種：

• 二極管：二極管結(jié)構(gòu)簡單，滿足低壓ESD應(yīng)用的關(guān)鍵要求。正向偏置時，二極管具有低導(dǎo)通電壓和低導(dǎo)通電阻，能夠處理高ESD電流，被認(rèn)為是最有效的保護元件之一。然而，在反向偏置條件下，二極管具有高導(dǎo)通電壓、高導(dǎo)通電阻和低電流處理能力。
  

• 柵極接地N溝道MOSFET：柵極接地N溝道MOSFET（GGNMOS）通常用于保護基于CMOS的設(shè)計。盡管GGNMOS在結(jié)構(gòu)和操作上與常規(guī)MOS相似，但為了盡可能地提高ESD性能，布局技術(shù)會有所不同。GGNMOS器件可以在主動模式或急速返回（snapback）模式下運行，其中急速返回模式是最常見和最有效的模式。

• 可控硅整流器：可控硅整流器（SCR）采用雙極傳導(dǎo)機制，常被評為最高效、最魯棒的ESD保護器件。盡管SCR很容易“閂鎖”，即在ESD事件結(jié)束后傳導(dǎo)電流，但通過優(yōu)化芯片設(shè)計可以有效彌補這一缺點。

驗證芯片對瞬態(tài)ESD電涌的承受能力

半導(dǎo)體公司使用多種器件級標(biāo)準(zhǔn)來驗證芯片對瞬態(tài)ESD電涌的承受能力，包括人體模型（HBM）和充電器件模型（CDM）。根據(jù)ESD協(xié)會的定義，HBM代表從站立人體的指尖傳遞到器件的放電情況。HBM通常以100 pF電容為模型，由高壓電源通過高歐姆電阻（通常為兆歐級）充電，隨后通過開關(guān)元件和1.5 kW（1,500Ω）串聯(lián)電阻放電。標(biāo)準(zhǔn)HBM波形包括2-10 ns的上升時間、0.67 A/kV的峰值電流以及寬度為200 ns的雙指數(shù)衰減。

CDM事件則指帶電器件接觸接地物體時的放電情況。具體來說，器件是電荷源，通過接地體放電。CDM測試步驟包括：將器件放在場板上，使引線朝上，然后給器件充電再放電。所有引腳都被同等對待，并在正充電和負(fù)充電后放電。CDM事件是現(xiàn)代電路中ESD故障的主要原因。盡管放電持續(xù)時間通常不到1ns，但峰值電流可能達到數(shù)十安培，從而導(dǎo)致顯著壓降和介質(zhì)擊穿。

全面的全芯片ESD分析

半導(dǎo)體公司發(fā)現(xiàn)，定期執(zhí)行CDM測試并獲得一致的結(jié)果變得越來越困難。由于CDM直接受環(huán)境影響，因此需要精確的芯片和封裝基板數(shù)據(jù)，才能準(zhǔn)確定義仿真變量。然而，獲取這些數(shù)據(jù)并進行仿真比以往任何時候都更具挑戰(zhàn)性，因為高密度的單片SoC通常包含數(shù)十億個電路，而新的Multi-Die系統(tǒng)在單個封裝中的多個芯片之間引入了復(fù)雜的熱電相互作用。

事實上，ESD故障可能發(fā)生在金屬互連、ESD器件本身以及ESD器件要保護的核心器件上。雖然金屬互連是ESD放電路徑的關(guān)鍵要素，但對它們的評估通常是手動進行的，或是使用非專用的工具來完成，這些工具無法獨立地對大型復(fù)雜芯片或Multi-Die系統(tǒng)中的CDM電流進行仿真。因此，半導(dǎo)體公司現(xiàn)在利用全芯片ESD工具來驗證互連、ESD器件和核心器件能否承受HBM和CDM事件。

全芯片ESD工具可以突出顯示有風(fēng)險的設(shè)計，精確定位易受影響的器件，并自動生成電流密度違規(guī)和高電阻路徑的報告。此外，全芯片ESD工具可以對整個芯片和封裝進行瞬態(tài)仿真，幫助分析所有的互連以及保護元器件，包括感應(yīng)器、電感和電容。全芯片ESD工具還可以對電路布局驗證（LVS）前后的干凈布局進行分析，從而快速識別和糾正潛在問題。最后，層次化調(diào)試可以從宏觀和微觀角度審視芯片設(shè)計，給出關(guān)于ESD問題的精細(xì)洞察。

結(jié)語

ESD事件導(dǎo)致了超過三分之一的半導(dǎo)體故障，因而我們需要盡可能地降低ESD影響。為此，芯片開發(fā)者在芯片中集成了保護器件和電路，以形成低電阻率放電電流路徑。雖然保護元件在實施得當(dāng)時效果非常好，但隨著高密度SoC中封裝的電路數(shù)量達到數(shù)十億，而Multi-Die系統(tǒng)又會引入新的ESD問題，因此在采用先進制程工藝的芯片中，ESD保護設(shè)計變得越來越具挑戰(zhàn)性。為了準(zhǔn)確驗證互連、ESD器件和核心器件對HBM和CDM事件的承受能力，半導(dǎo)體公司需要專用的ESD工具來全面分析所有互連和元器件，同時對整個芯片和封裝進行瞬態(tài)仿真。