問題：

請(qǐng)簡(jiǎn)述鎖存器與觸發(fā)器的概念，并分析二者的區(qū)別。

簡(jiǎn)答：

1. 鎖存器與觸發(fā)器的概念

鎖存器和觸發(fā)器都是具有記憶功能的二進(jìn)制存儲(chǔ)器件，是組成數(shù)字電路的基本器件之一：

1.1 鎖存器(Latch)

鎖存器是由電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)操作取決于使能信號(hào)的電平值。在有效電平下，當(dāng)且僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出信號(hào)隨輸入信號(hào)發(fā)生變化，此時(shí)不進(jìn)行鎖存操作，類似于緩沖器操作；當(dāng)鎖存器不處于使能狀態(tài)時(shí)，輸出信號(hào)不隨輸入信號(hào)發(fā)生變化，輸出數(shù)據(jù)一直處于鎖存狀態(tài)。常見的鎖存器包括SR鎖存器、D鎖存器和JK鎖存器等。

1.2 觸發(fā)器(Flip-Flop)

觸發(fā)器是由時(shí)鐘邊沿觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)操作取決于時(shí)鐘信號(hào)的邊沿。輸出信號(hào)僅在時(shí)鐘沿(上升沿或下降沿)到來時(shí)，才隨輸入信號(hào)的改變而改變。常見的觸發(fā)器包括SR觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器等。

2. 鎖存器與觸發(fā)器的區(qū)別

鎖存器和觸發(fā)器都具備記憶功能，即輸出信號(hào)不僅與當(dāng)前輸入相關(guān)，同時(shí)還與上一時(shí)刻的輸出相關(guān)。鎖存器與觸發(fā)器的區(qū)別主要體現(xiàn)在以下幾個(gè)方面：

鎖存器由使能端電平觸發(fā)，屬于異步控制；觸發(fā)器由時(shí)鐘沿觸發(fā)，屬于同步控制；

鎖存器對(duì)電平敏感，受布線延遲影響較大，輸出信號(hào)容易產(chǎn)生毛刺；觸發(fā)器不易產(chǎn)生毛刺；

對(duì)于ASIC而言，由于鎖存器消耗的門資源小于觸發(fā)器，所以鎖存器的集成度比觸發(fā)器高；對(duì)于FPGA而言，由于FPGA中沒有標(biāo)準(zhǔn)的Latch單元，但有多種FF單元，所以鎖存器需要用多個(gè)邏輯單元(LE, Logic Element)實(shí)現(xiàn)；

鎖存器無法過濾毛刺，容易導(dǎo)致設(shè)計(jì)時(shí)序混亂，不利于設(shè)計(jì)的靜態(tài)時(shí)序分析(STA, Static Timing Analysis)；觸發(fā)器可以保證設(shè)計(jì)的時(shí)序穩(wěn)定，在很多情況下無法用鎖存器替代。

對(duì)于上升沿觸發(fā)的觸發(fā)器而言，建立時(shí)間是時(shí)鐘上升沿之前所需要的時(shí)間；當(dāng)將時(shí)鐘信號(hào)接入鎖存器使能端時(shí)，若鎖存器為高電平使能，建立時(shí)間是時(shí)鐘下降沿之前所需要的時(shí)間。因此，在數(shù)據(jù)信號(hào)晚于控制信號(hào)到來的情況下，只能采用鎖存器，這種情況被稱為L(zhǎng)atch timing borrow，即建立時(shí)間借去一個(gè)高電平的時(shí)間。

審核編輯：湯梓紅