本文介紹如何搭建一個(gè)通用的圖像處理平臺(tái)，采用HDMI接口進(jìn)行輸入、輸出，可用于測(cè)試基于HLS的FPGA圖像處理項(xiàng)目。

01硬件平臺(tái)

Zynq-700 ARM/FPGA SoC開發(fā)板套件。

02操作步驟

概述

本文演示如何搭建一個(gè)簡(jiǎn)單的基于Xilinx FPGA的圖像處理平臺(tái)，可用于后續(xù)基于HLS（高層次綜合）的項(xiàng)目，并且可以采用標(biāo)準(zhǔn)的OpenCV庫(kù)輔助開發(fā)。

該項(xiàng)目采用Zybo Z7型號(hào)FPGA進(jìn)行開發(fā)，該開發(fā)板上集成了HDMI輸入輸出接口，以及可以連接MIPI相機(jī)的CSI-2接口，便于后續(xù)開發(fā)使用。除了FPGA板卡外，還需要：1. HDMI相機(jī)；2. HDMI輸入輸出相關(guān)線纜；3. HDMI接口顯示屏。

軟件開發(fā)方面，采用：1. Vivado 2017.4；2. Xilinx SDK 2017.4；3. Digilent Vivado庫(kù)。

創(chuàng)建該項(xiàng)目，需要準(zhǔn)備以下工作：1. 下載并解壓Digilent Vivado庫(kù)；2. 配置Digilent 板卡參數(shù)；3. 新建Zybo-Z7型號(hào)Vivado block 工程。

創(chuàng)建工程

在Vivado block design中添加以下IP核：

1. ZY NQ處理系統(tǒng) （用于圖像處理系統(tǒng)的配置核控制），PL時(shí)鐘0設(shè)為200MHZ，PL時(shí)鐘1設(shè)為100MHZ，啟用HP0總線（用于和PS端DDR傳輸圖像數(shù)據(jù)），啟用GP0總線（用于系統(tǒng)參數(shù)配置）。
2. DV I2RGB，將HDMI視頻流轉(zhuǎn)化為24位寬的RGB數(shù)據(jù)流。

圖2 配置DVI2RGB IP核

3. Video Timing Controller，用于檢測(cè)接收的HDMI視頻模式。

圖3 配置VTC IP核

4. Video In to AXI4-Stream，將視頻數(shù)據(jù)轉(zhuǎn)換為AXI數(shù)據(jù)流。

圖4 配置VIA IP核

5. AXI4-Stream Subset Converter ，將24位視頻數(shù)據(jù)轉(zhuǎn)換為RGB格式，分別在VDMA前后使用。

圖5 配置AXI4-Stream Subset Converter IP

6. VDMA ，配置如下：

圖6 配置VDMA IP

7. VTC，視頻時(shí)序控制器配置如下：

圖7 配置VTC IP

8. RGB2DVI，用于將視頻流轉(zhuǎn)換為HDMI數(shù)據(jù)：

圖8 配置RGB2DVI IP

完整Vivado工程

將上述IP組合在一起，完整Vivado工程如下圖所示：

圖9 完整工程框圖

然后將上述工程導(dǎo)入Xilinx SDK中，以創(chuàng)建應(yīng)用軟件。軟件里編寫以下程序：1. 檢測(cè)HDMI視頻信號(hào)，2. 配置視頻時(shí)序控制器，3. 配置VDMA從PS DDR讀出和寫入視頻數(shù)據(jù)。

最后，運(yùn)行上述寫好的軟件，可以看到相機(jī)采集的視頻。