Verilog規(guī)范告訴我們：negedge 事件指的是如表43所示的跳變，發(fā)生negedge事件時(shí)才會(huì)執(zhí)行操作。那么0時(shí)刻，是如何執(zhí)行操作的呢？

鴿子在Verilog標(biāo)準(zhǔn)中并沒有找到0時(shí)刻賦值明確的說明。如下代碼中，0時(shí)刻，rst_n為0,clk 處于低電平，那么cfg_mode的數(shù)值是多少呢？

always@(posedgeclkornegedgerst_n)
    if (!rst_n) begin
      cfg_mode                   <= 1'b0;
    end else   begin
      cfg_mode                   <= cfg_mode_in               ;
end

實(shí)際電路中：

在芯片上電之前，芯片的chip_reset一直處于復(fù)位狀態(tài)，因此導(dǎo)致芯片內(nèi)部的rst_n一直為0，且芯片內(nèi)部PLL還沒有工作，也沒有產(chǎn)生clk，此時(shí)沒有任何信號(hào)的跳變，即clk沒有跳變，rst_n一直為0也沒有跳變。在實(shí)際電路中，從D觸發(fā)器的結(jié)構(gòu)圖可以看到，當(dāng)復(fù)位R一直是1時(shí)，即使時(shí)鐘信號(hào)不跳變，Q端輸出也是0。

VCS在0時(shí)刻賦值

VCS 在0時(shí)刻會(huì)執(zhí)行一次always塊的賦值，而不是等到信號(hào)跳變。

module zero_time_test;
    reg rst_n;
 
    initial begin
        rst_n = 0;
        #20 rst_n = 1;
    end
 
    always@(posedge rst_n) begin: always_case1
        $display("The always case1 executed @Time %f", $time());
    end
 
    always@(negedge rst_n) begin: always_case2
        $display("The always case2 executed @Time %f", $time());
    end
 
    always@(rst_n) begin: always_case3
        $display("The always case3 executed @Time %f", $time());
    end
 
endmodule

module zero_time_test;
    reg rst_n;
 
    initial begin
        rst_n = 1;
        #20 rst_n = 0;
    end
 
    always@(posedge rst_n) begin: always_case4
        $display("The always case4 executed @Time %f", $time());
    end
 
    always@(negedge rst_n) begin: always_case5
        $display("The always case5 executed @Time %f", $time());
    end
 
    always@(rst_n) begin: always_case6
        $display("The always case6 executed @Time %f", $time());
    end
 
endmodule

審核編輯：劉清