在數(shù)字 IC 設(shè)計中，有時候需要從一組輸入數(shù)據(jù)中挑出某一個數(shù)據(jù)出來，比如，輸入有 ** “** A、B、C、D” 四個數(shù)據(jù)，我們需要在特定的條件和特定的時刻輸出特定的數(shù)據(jù)，如何輸出特定的數(shù)據(jù)就是 ** “選擇開關(guān)” ** ；又或者，可以理解成多個通道輸入映射到 單個通道輸出 ；于是， 數(shù)據(jù)選擇器（Data Selector） 或 多路開關(guān)（Multiplexer） 的數(shù)字邏輯電路就應(yīng)運(yùn)而生。

基于 2 選 1 的數(shù)據(jù)選擇器的 Verilog 代碼和 RTL 電路

module Multiplexer(    // MUX
    input wire a     , // 輸入數(shù)據(jù)信號
    input wire b     , // 輸入數(shù)據(jù)信號
    input wire sel   , // 輸入控制信號
    output     result  // 輸出數(shù)據(jù)信號_已選擇
    );


assign result = sel ? a : b;


endmodule

基于 4 選 1 的數(shù)據(jù)選擇器的 Verilog 代碼和 RTL 電路

module Multiplexer(           // MUX
    input  wire       a     , // 輸入數(shù)據(jù)信號
    input  wire       b     , // 輸入數(shù)據(jù)信號
    input  wire       c     , // 輸入數(shù)據(jù)信號
    input  wire       d     , // 輸入數(shù)據(jù)信號
    input  wire [1:0] sel   , // 輸入控制信號
    output reg        result  // 輸出數(shù)據(jù)信號_已選擇
    );


    always @(sel, a, b, c, d) begin
        case (sel)
            2'b00: result <= a;
            2'b01: result <= b;
            2'b10: result <= c;
            2'b11: result <= d;
        endcase
    end


endmodule

代碼詳解

基于 2 選 1 的數(shù)據(jù)選擇器的設(shè)計代碼，非常簡單明了，主要是輸入數(shù)據(jù) a 和 b，然后通過 sel 信號來決定輸出是 a 還是 b。倘若 sel 拉高 （1） ，那么就輸出 ** “a”** ，反之，倘若 sel 拉低 （0） ，那么就輸出 ** “b”** 。

基于 4 選 1 的數(shù)據(jù)選擇器的設(shè)計是基于 查找表 LUT（Look Up Table） （查找表在 FPGA 中非常重要，軟件思維可以理解為 “索引”，它是 FPGA 芯片架構(gòu)的重要組成部分，合理利用查找表，能夠使你的 FPGA 硬件工程達(dá)到一定程度的優(yōu)化設(shè)計）的方式實現(xiàn)的一個電路。

數(shù)據(jù)選擇器在實際生活中應(yīng)用廣泛。比如，在實際中對選手進(jìn)行挑選，比如在歌手舞臺對 “啊三” 編號為 “a”，對 “啊四” 編號為 “b”。然后 “sel” 這個選擇信號就交給 “裁判”，倘若 “啊三” 唱歌功底勝出，那么就輸出 “a”，反之那么就輸出 “b”，非常的形象?。?！

所以還是那句話，數(shù)字電路模塊沒有哪一個模塊是平白無故添加出來的，每一個數(shù)字電路的小模塊在實際生活中都有著非常重要的應(yīng)用。所有的復(fù)雜的模塊，都是由這些小模塊構(gòu)成的。 計算機(jī)再強(qiáng)大、AI 再智能，都離不開最基本的電路設(shè)計單元。

因此，學(xué)好數(shù)字電路的基礎(chǔ)知識之后，才能翱翔于數(shù)字電路的世界中，如果基礎(chǔ)知識都學(xué)不好的話，那么更復(fù)雜的就更不用說了。