標(biāo)準(zhǔn)單元庫是數(shù)字集成電路的積木，是復(fù)雜電路和系統(tǒng)的基礎(chǔ)。今天我們來認(rèn)識(shí)一下其中的幾個(gè)常用門級電路。

先來看看二輸入與非門（NAND2）

分析電路，輸入IN1和IN2共有四種情況：

• IN1=0且IN2=0時(shí)，n1和n2截止，p1和p2導(dǎo)通，OUT輸出1
• IN1=0且IN2=1時(shí)，
  • n1和n2只有一個(gè)導(dǎo)通（n1截止，n2導(dǎo)通），n1和n2為串聯(lián)方式，有一個(gè)截止則截止
  • p1和p2有一個(gè)導(dǎo)通（p1導(dǎo)通，p2截止），n1和n2為并聯(lián)方式，有一個(gè)導(dǎo)通則導(dǎo)通
  • 綜合上，OUT輸出1
• IN1=1且IN2=0時(shí)，與“IN1=0且IN2=1”類似，OUT輸出1
• IN1=1且IN2=1時(shí)，n1和n2導(dǎo)通，p1和p2截止，OUT輸出0

總結(jié)得到如下真值表：

我們列出OUT的布爾代數(shù)式子：

這個(gè)代數(shù)式子，看起來很長，我們用下面的圖形來表示集合的概念（之前提到：* 表示交集、+ 表示并集、非表示差集），所以上面的表達(dá)式就表示黃色+綠色+紅色的區(qū)域。唯獨(dú)不包括兩個(gè)圓的重疊部分（交集）。

所以上面的布爾代數(shù)式子等價(jià)于：

從這個(gè)式子，我們就理解了為什么上面的電路邏輯是與非門。

我們也可以在真值表里加上臨時(shí)的一列TEMP，TEMP與OUT相反。這樣我們也可以輕松看出IN1、IN2和TEMP的關(guān)系。

最后，我們用Verilog語言來描述：

module nand2
(
  input wire IN1,
  input wire IN2,
  output wire OUT
);


assign OUT = !(IN1 && IN2);


endmodule