一、JK 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

module JK_FF(
input wire Clk,
input wire J,
input wire K,
output reg Q
    );

// 公式
    always @(posedge Clk) begin
        Q <= (J&(~Q))|((~K)&Q);
    end

// 查找表
//    always @(posedge Clk)
//        case({J,K})
//           2'b00: Q <= Q;
//           2'b01: Q <= 0;
//           2'b10: Q <= 1;
//           2'b11: Q <= ~Q;
//       endcase

endmodule

JK 觸發(fā)器的 RTL 電路圖如下所示：

JK 觸發(fā)器的 RTL 電路圖

二、T 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

module T_FF(
input wire Clk,
input wire T,
output reg Q
    );

// 公式
    always @(posedge Clk) begin
        Q <= (T&(~Q))|((~T)&Q);
    end

// 查找表
//  always @(posedge Clk)
//      if(t)
//          Q <= ~Q;
//      else
//          Q <=  Q;

endmodule

T 觸發(fā)器的 RTL 電路圖如下所示：

T 觸發(fā)器的 RTL 電路圖