SystemVerilog引入了interface，這里我們從可綜合的RTL代碼的角度聊聊interface。

什么是interface?

Interface是將一系列信號(hào)封裝為一個(gè)模塊，這里的“一系列信號(hào)”通常是彼此相關(guān)的，比如AXI接口協(xié)議之一的AXI4-Stream的TLAST/TVALID/TREADY/TDATA，這個(gè)“模塊”稱(chēng)為接口模塊。接口模塊可以被實(shí)例化作為其他module的端口，從而簡(jiǎn)化了module之間以及module與TB（testbench）之間的連線(xiàn)操作。

使用interface的好處

使用interface的好處也是顯而易見(jiàn)的。我們來(lái)看個(gè)例子。如下圖所示，待測(cè)模塊和測(cè)試平臺(tái)之間的連線(xiàn)包含5個(gè)信號(hào)，采用此方法就要在DUT module內(nèi)定義5個(gè)端口，在TB內(nèi)定義對(duì)應(yīng)的5個(gè)信號(hào)。

如果采用interface就會(huì)形成下圖所示的連接方式。這樣無(wú)論是DUT還是TB只需要在自身模塊內(nèi)實(shí)例化這個(gè)interface即可。

可見(jiàn)，使用interface會(huì)帶來(lái)這樣幾個(gè)好處：

（1）module之間的連線(xiàn)由輸入/輸出列表替換為interface，不易出錯(cuò)

（2）如果需要更新module的輸入/輸出端口，只用在interface里進(jìn)行一次更新，而不必在相關(guān)module的端口處進(jìn)行多次更新

其他好處跟UVM相關(guān)，這里先不做闡述。

接口的定義

我們從可綜合RTL代碼的角度看個(gè)例子，如下圖所示的兩個(gè)模塊，一個(gè)是控制模塊，一個(gè)是存儲(chǔ)模塊，控制模塊生成相應(yīng)的控制信號(hào)給存儲(chǔ)模塊。

我們使用interface定義這組信號(hào)，如下圖所示代碼。從這段代碼可以看到，接口模塊以interface作為關(guān)鍵字開(kāi)始，以endinterface結(jié)束（像不像module，endmodule）。Interface可以參數(shù)化，如代碼的4行所示，可以有輸入/輸出或雙向端口如代碼第7行所示。代碼第10行和第11行定義了寫(xiě)方向的控制信號(hào)，第13行和14行定義了讀方向的控制信號(hào)。第16行modport（端口模塊）用來(lái)定義信號(hào)方向。對(duì)存儲(chǔ)模塊而言，這些信號(hào)都是輸入信號(hào)，對(duì)控制模塊而言，除時(shí)鐘外其他信號(hào)均為輸出信號(hào)。

因?yàn)橹皇嵌x信號(hào)的方向，所以只用列出信號(hào)名稱(chēng)而無(wú)需指定信號(hào)的位寬。同時(shí)，同方向的信號(hào)可列在同一行，如代碼第17行所示。如果信號(hào)方向聲明的結(jié)尾也是modport的結(jié)尾，那么該結(jié)尾沒(méi)有任何額外標(biāo)點(diǎn)符號(hào)，如代碼第22行的結(jié)尾，如果信號(hào)方向聲明的結(jié)尾不是modeport的結(jié)尾，那么結(jié)尾就用逗號(hào)，如代碼第21行。注意代碼第10行至第14行定義的信號(hào)類(lèi)型為logic，相比于Verilog里的reg，logic更靈活，不僅可以用在always進(jìn)程中，也能用于assign賦值語(yǔ)句中（Verilog需要用wire）。

在存儲(chǔ)模塊中，可直接在端口列表內(nèi)實(shí)例化該接口模塊，如下圖所示代碼片段第9行，實(shí)例化方式和模塊的實(shí)例化方式一樣，需要注意的是這里不能指定interface內(nèi)的parameter，其余輸入/輸出端口不在接口模塊內(nèi)的可單獨(dú)聲明，如代碼第10行和第11行所示。

在模塊內(nèi)部使用interface內(nèi)聲明的接口，需要采用如下圖所示代碼片段的方式，如代碼第23行，通過(guò)i0_mem_ports.wen使用寫(xiě)使能信號(hào)。因?yàn)榇a內(nèi)部可能會(huì)反復(fù)使用interface內(nèi)的信號(hào)，所以interface的名字盡量短一些。

同樣地，在控制模塊內(nèi)可直接實(shí)例化上述定義的interface，如下圖所示代碼片段。

在設(shè)計(jì)的頂層，需要依次實(shí)例化接口、存儲(chǔ)模塊和控制模塊。此時(shí)，就需要對(duì)接口的parameter進(jìn)行設(shè)定，如下圖所示代碼片段的第15行所示。

傳統(tǒng)的輸入/輸出列表方式存在這樣幾個(gè)不足之處：

（1）需要在相關(guān)模塊中反復(fù)聲明輸入/輸出信號(hào)

（2）存在不同模塊端口不匹配的風(fēng)險(xiǎn)

（3）設(shè)計(jì)規(guī)格的更改會(huì)導(dǎo)致需要在相關(guān)多個(gè)模塊中進(jìn)行輸入/輸出信號(hào)的更新

這種重復(fù)性的更新不僅涉及到很多行代碼，還會(huì)存在信號(hào)名稱(chēng)寫(xiě)錯(cuò)或者信號(hào)位寬寫(xiě)錯(cuò)的風(fēng)險(xiǎn)。

注意：module端口聲明若采用input/output/inout這種形式，實(shí)例化時(shí)這些端口是可以懸空的，但如果采用interface，實(shí)例化的interface是不允許處于未連接的狀態(tài)。

Vivado對(duì)interface是支持的。將上述4個(gè)文件直接添加到Vivado中，如下圖所示。在Hierarchy窗口中，可以看到top下面只有控制模塊和存儲(chǔ)模塊，而沒(méi)有接口模塊，因?yàn)榻涌诓⒉皇且粋€(gè)module。在Libraries下則可以看到接口模塊。在Compile Order窗口下，可以看到工具會(huì)先編譯接口模塊，再編譯其他模塊。

Vivado下打開(kāi)Elaborated Design，可以看到interface信息，如下圖中的高亮部分，工具以“接口名.信號(hào)名”的方式顯示net的名字。

綜上所示，SystemVerilog提供的interface支持參數(shù)化，支持信號(hào)分組（modport）,在可綜合的RTL代碼中，可使用interface簡(jiǎn)化輸入/輸出列表的描述。

審核編輯：劉清