01

問題描述

在ADS中建立一個(gè)Verilog-A模塊，方法如下：

新建一個(gè)VerilogA View

在Verilog-A文本編輯器中添加以下代碼：

// VerilogA for my_lib, decoder, test
`include "disciplines.vams"
`include "constants.vams"


module decoder(outp,outn);
  output[7:0] outp,outn;
  electrical[7:0] outp,outn;
  parameter integer code=0 from [0:255];//控制碼
  parameter real vdd=0;
  parameter real vss=-5;
  genvar i;
  analog begin
    for(i=0;i<8;i=i+1)  begin
      if(code&(1<

	

	再給當(dāng)前cell添加一個(gè)symbol view，包含兩個(gè)Pin，跟Verilog-A中定義保持一致outp<7:0>、outn<7:0>。

	

	在veriloga view上右鍵選擇【Compile Verilog】進(jìn)行編譯

	

	編譯通過會(huì)提示成功，否則會(huì)給出錯(cuò)誤信息。

	

	【注】作者在這里翻車了，本來標(biāo)題寫的是ADS應(yīng)用技巧，但是作者發(fā)現(xiàn)當(dāng)前使用的ADS不能正常編譯這個(gè)decoder模塊了，提示我symbol定義的端口outp<7:0>、outn<7:0>跟Verilog-A模塊中定義的端口outp、outn不一致，我明確地知道是端口寬度不匹配導(dǎo)致的，但我堅(jiān)持認(rèn)為是軟件的問題。

	
ERROR: Failed to compile verilog : Port names in verilog and symbol views do not match.
Symbol View Ports : outp<7:0> outn<7:0> 
Verilog Module Ports : outp outn 
Modify either verilog or symbol view of the cell : decoder

	

	幾年前用ADS2017的時(shí)候這個(gè)模塊肯定是已經(jīng)編譯通過正常使用的，但畢竟作者是業(yè)余學(xué)習(xí)使用ADS，也沒有人家的License授權(quán)，遇到這種問題也不好跟Keysight提……雖然可以將8位寬度的向量端口拆成8個(gè)獨(dú)立的端口，但我認(rèn)為這很不優(yōu)雅！而且相同的代碼，我在Virtuoso環(huán)境中都是可以完全正常使用的，所以上面的仿真結(jié)果實(shí)際上我是用Virtuoso跑出來的……如果有讀者知道怎么解決這個(gè)問題，歡迎在公眾號(hào)留言，或者發(fā)送郵件xhlyuestc@gmail.com交流，感激不盡！

	02

	權(quán)宜之計(jì)

	好在ADS和Virtuoso都支持OA，因此只需要將Virtuoso編譯好的VerilogA模塊復(fù)制到ADS的library中就可以使用了。

	在virutuoso中新建一個(gè)cell，類型選擇VerilogA，粘貼同樣的代碼到編輯器中，點(diǎn)擊build按鈕，提示可以自動(dòng)生成symbol即可：

	

	

	對(duì)應(yīng)cell下面的文件結(jié)構(gòu)如下圖所示：

	

	將decocer整個(gè)cell的文件夾復(fù)制到ADS對(duì)應(yīng)工程的library里，然后就可以在ADS工程的Schematic中調(diào)用這個(gè)VerilogA Cell進(jìn)行仿真了。

	

	看看這個(gè)掃描輸出的電壓，是不是很像數(shù)字電路里的二進(jìn)制分頻器，但那里是瞬態(tài)波形，這里是直流電壓！

	

	






	審核編輯：劉清