在當(dāng)今的封裝設(shè)計(jì)行業(yè)中，設(shè)計(jì)重用是加快設(shè)計(jì)周期的關(guān)鍵，因?yàn)樯鲜兴俣葲Q定了產(chǎn)品能否大獲成功。大多數(shù)的封裝設(shè)計(jì)都可能采用引線鍵合，因此可以在不同的設(shè)計(jì)中共享引線鍵合信息非常重要。然而，設(shè)計(jì)重用和 ECO（Engineering Change Order，工程變更命令）可能會(huì)造成與引線鍵合相關(guān)的封裝設(shè)計(jì)問題，從而影響設(shè)計(jì)完整性，有時(shí)還會(huì)在設(shè)計(jì)過程的后期階段導(dǎo)致設(shè)計(jì)失敗。

Cadence Allegro Package Designer Plus 工具集提供了強(qiáng)大的檢查功能，可以發(fā)現(xiàn)設(shè)計(jì)中的此類問題，并盡可能自動(dòng)解決這些問題。本文將詳細(xì)探討這些針對(duì)引線鍵合的設(shè)計(jì)完整性檢查。

運(yùn)行具體引線鍵合相關(guān)的封裝設(shè)計(jì)完整性檢查

在 Allegro Package Designer Plus 中運(yùn)行封裝設(shè)計(jì)完整性檢查的方法如下：

1. 選擇 Tools ─ Package Design Integrity

打開 Package Design Integrity Checks 對(duì)話框。

2. 選擇 Wire Bonding 檢查并點(diǎn)擊 Apply

此類別下的所有檢查都針對(duì)引線鍵合運(yùn)行。

3. 打開日志文件，查看每個(gè)檢查中的錯(cuò)誤信息

如圖所示，會(huì)突出顯示許多針對(duì)引線鍵合封裝設(shè)計(jì)的完整性檢查。每個(gè)實(shí)例上都有一個(gè) DRC 標(biāo)記。如果在設(shè)計(jì)畫布中沒有看到 DRC 標(biāo)記，請(qǐng)確認(rèn) DRC 在 Visibility 窗格中已啟用。

修復(fù)與具體引線鍵合相關(guān)的封裝設(shè)計(jì)完整性問題

1. 自動(dòng)修復(fù)錯(cuò)誤

這些問題有多種解決方法。下面的例子中使用了一些我們推薦的方法：

最好且最簡單的方法之一是讓應(yīng)用程序自動(dòng)修復(fù)錯(cuò)誤。在 Package Design Integrity Checks 用戶界面中，在 Reporting Options 部分啟用 Fix errors automatically 選項(xiàng)（在可能的情況下），然后點(diǎn)擊 OK，自動(dòng)運(yùn)行檢查和修復(fù)錯(cuò)誤。

通過該選項(xiàng)可以快速有效地清除大多數(shù)關(guān)于引線鍵合的設(shè)計(jì)問題。

接下來，讓我們看看如何手動(dòng)解決其中一些問題。

2. 修復(fù)引線的鍵合

在本例中，一些引線和相關(guān)的引腳位于不同的網(wǎng)絡(luò)上。如果 die 有發(fā)生 ECO 和連通性變化，而這些變化沒有通知到設(shè)計(jì)的其他部分，就會(huì)出現(xiàn)這種問題。要移除這些 DRC，請(qǐng)選擇 Logic ─ Push Connectivity，將連通性從die的引腳傳播到設(shè)計(jì)的其他部分。

3. 修復(fù)引腳連接線數(shù)量

本例有一個(gè) VSS 引腳，需要連接到四根連接線，以達(dá)到低電感值。我們可以通過設(shè)置引腳上的 WIRE_COUNT 屬性來指定連接線的數(shù)量要求。如下圖所示，只有三根連接線連接到 VSS 引腳上，該引腳由指針標(biāo)記。

必須在這個(gè)引腳上再連接一條連接線才能解決這個(gè)問題。要添加一條額外的連接線，請(qǐng)使用 Route ─ Wire Bond ─ Add 命令。

4. 修復(fù)電源/接地環(huán)的配置

本例中的另一個(gè)問題是沒有為 VDD 網(wǎng)絡(luò)分配正確的電壓值。要修復(fù)這個(gè)錯(cuò)誤，請(qǐng)使用 Logic ─ Identify DC Nets 命令，為 VDD 網(wǎng)設(shè)置電壓值。

驗(yàn)證與具體引線鍵合相關(guān)的封裝設(shè)計(jì)完整性問題

在修復(fù)所有的 DRC 后，再次運(yùn)行封裝設(shè)計(jì)完整性檢查，以驗(yàn)證所有的問題都已解決。在運(yùn)行檢查之前，確保 Fix errors automatically 選項(xiàng)已被禁用。如下圖所示，所有的 DRC 都已修復(fù)，并且在日志文件中沒有報(bào)告任何問題。

Allegro Package Designer Plus 具有內(nèi)置的自動(dòng)化功能，能夠分析和快速解決與具體引線鍵合相關(guān)的設(shè)計(jì)問題。運(yùn)行封裝完整性檢查有助于設(shè)計(jì)師在前期修復(fù)大量的制造問題，如果到設(shè)計(jì)周期的后期階段才發(fā)現(xiàn)這些問題，修復(fù)的代價(jià)將十分昂貴。

文章來源：Cadence楷登PCB及封裝資源中心

審核編輯 黃宇