3nm工藝剛量產(chǎn)，業(yè)界就已經(jīng)在討論2nm了，并且在調(diào)整相關(guān)的時間表。2nm工藝不僅對晶圓廠來說是一個重大挑戰(zhàn)，同樣也考驗著EDA公司，以及在此基礎(chǔ)上設(shè)計芯片的客戶。

近期，2nm節(jié)點的消息幾乎被討論的沸沸揚(yáng)揚(yáng)的chiplet所淹沒，但實際上它正在向量產(chǎn)邁進(jìn)。它承諾給CPU、GPU、AI芯片，以及最終的智能手機(jī)AP的開發(fā)者帶來更多的晶體管、相對低的功耗（如果設(shè)計得當(dāng)?shù)脑挘?，以及更多的艱苦工作。

但現(xiàn)實情況是怎樣的？2nm何時到來？它與3nm有何不同？要使2nm工藝成為芯片設(shè)計師可用的工藝，需要具備哪些要素？

2nm在路上

2nm的時間表有點模糊。首先，2nm工藝并不是只有一種。Intel說到了兩種，TSMC也是如此。而日期則變化不定。Intel宣稱其第一個版本將在2024年底投入生產(chǎn)。TSMC表示會在2025年底，但有很多最新信息暗示實際可能會在2026年。Samsung則表示在2025年底。

EDA行業(yè)必須與所有這些公司合作，它可能是衡量真實情況的最佳標(biāo)準(zhǔn)。Synopsys的EDA總經(jīng)理Shankar Krishnamoorthy表示，“0.9版本的PDK（process design kit）已經(jīng)發(fā)布，一些領(lǐng)先的客戶正在進(jìn)行評估?！?/p>

PDK是一套龐大的文件集，用于為設(shè)計工具定義工藝。0.9級別表明PDK中的數(shù)據(jù)是完整且大部分都是正確的，盡管也會出現(xiàn)意外。設(shè)計團(tuán)隊?wèi)?yīng)能使用0.9版PDK開始探索實現(xiàn)思路，并估算尺寸、速度和功率數(shù)據(jù)?？紤]到2nm目標(biāo)設(shè)計的尺寸和復(fù)雜性，如果不出現(xiàn)意外，距離首次流片還有兩年左右的時間。

2nm意味著什么？

從名稱上看，人們可能會認(rèn)為2nm節(jié)點只是3nm的縮小版。但實際情況并非如此。兩者之間有重大差異。

其中最受關(guān)注的是一種全新類型的晶體管。3nm終結(jié)了FinFET的時代。為了制造出更小的晶體管，科學(xué)家和工程師轉(zhuǎn)向了一種完全不同的結(jié)構(gòu)，所謂的GAA（gate-all-around）、nanosheet晶體管。

當(dāng)然，Intel也有自己的名稱，即RibbonFET。在FinFET中，晶體管是一根豎立在邊緣的硅條。柵極（控制電流通過晶體管溝道的電極）就像馬鞍一樣懸掛在硅條的中心。在新型晶體管中，晶體管的主體是一系列極薄的硅片（Intel稱其厚度僅為三個原子）層疊在一起。在這些硅片的上方、下方和中間是薄薄的柵極材料，因此整個晶體管就像是一小片非常小的千層面。這樣，柵極材料就完全包圍了硅晶體管溝道，使柵極對溝道電流的控制能力更強(qiáng)。

設(shè)計人員可以改變疊層中nanosheet的數(shù)量、寬度、長度和厚度，從而使晶體管具有各種性能特點?？焖?、大電流、低功耗，或其中的某些混合特性。

第二個重大變化稱為背面電源分布。這種技術(shù)不是利用金屬互連堆棧的上層向芯片上的電路分配電源，而是在晶片背面制造電源線。然后，利用硅通孔將電源從背面連接到電路，硅通孔是在晶圓上從底面到頂面鉆的孔，然后用導(dǎo)電和絕緣材料的復(fù)雜插頭填充。

另一個變化更具革命性。由于晶體管非常小，連接晶體管和互連段的觸點以及互連段本身的前幾層必須比生產(chǎn)工藝中嘗試過的更小，更緊密。這會對EDA工具產(chǎn)生深遠(yuǎn)的影響。

挑戰(zhàn)工具制造商

EDA的工作是使工藝對芯片設(shè)計師有用。也就是說，盡可能隱藏與芯片預(yù)期操作無關(guān)的工藝細(xì)節(jié)。在2nm工藝中，這一任務(wù)從那些新型晶體管開始，它們?yōu)镋DA和芯片設(shè)計師帶來了挑戰(zhàn)和機(jī)遇。

Krishnamoorthy表示，一個主要的挑戰(zhàn)和機(jī)遇是2nm中可能的晶體管類型數(shù)量之多。工藝工程師可以提供快速或緩慢、低泄漏或高泄漏、能驅(qū)動大負(fù)載或小負(fù)載的晶體管，或者許多極端之間的組合。標(biāo)準(zhǔn)單元設(shè)計師（預(yù)定義的小塊，如邏輯門和寄存器，合成工具將它們組合起來創(chuàng)建一個功能）會想要向設(shè)計師提供所有這些選項。但這意味著合成工具必須從大量的單元中進(jìn)行許多選擇。可能需要創(chuàng)建針對特定應(yīng)用調(diào)整的庫，而不是為每個芯片設(shè)計的每個部分提供全部庫。

另一個問題將是局部布局效應(yīng)。2nm中的元件非常微小、精致且緊密，它們可以在三個維度上相互影響，包括電氣、熱和機(jī)械影響。這意味著特定單元的性能，例如柵極，可能不僅取決于你從庫中選擇的單元，還取決于它旁邊的單元以及其上方的布線。由于單元設(shè)計師無法預(yù)知未來設(shè)計中某個特定單元周圍會有什么，他們必須將這種不確定性建模為一種變化，即單元速度和功耗的不可預(yù)測的正負(fù)變化。這些變化數(shù)據(jù)會在設(shè)計組裝過程中傳遞給分析工具，因此這些工具不能準(zhǔn)確估計電路的運(yùn)行速度，但可以估計最好和最壞的情況，以及電路是否有可能無法工作。

關(guān)于背面電源分布的一個相當(dāng)極端的例子是，大電流將在芯片運(yùn)行時穿過芯片背面并通過硅通孔上移。這將產(chǎn)生不均勻的發(fā)熱，可能以幾乎無法預(yù)測的方式改變晶體管的性能，除非對完成的芯片設(shè)計進(jìn)行詳盡分析。因此，這些變化也必須考慮在內(nèi)。

小線路，大問題

另一個挑戰(zhàn)來自于超小尺寸的互連特征。由于它們非常小，但又必須承載大電流，觸點、通孔和金屬段可能會造成額外的延遲和加熱。事實上，在大多數(shù)電路中，互連特性將主導(dǎo)電路性能，而晶體管的特性則相對次要。這意味著在組裝單元創(chuàng)建功能時，不僅你選擇的單元，而且你放置它們的位置以及你如何布線連接它們，都將影響功能的性能。

EDA行業(yè)通過消除以前在選擇單元、放置單元、互連布線和電路分析之間的獨立工具的界限來應(yīng)對這一問題。今天，在如Synopsys的Fusion Compiler等工具中，所有這些功能都是并行進(jìn)行的。合成工具將選擇一組單元，布線放置工具將進(jìn)行試驗放置和互連，分析工具將報告估計的延遲和功耗，如果不滿足要求，可能會選擇新的單元，重新放置單元或移動布線，然后工具才會轉(zhuǎn)移到另一組單元。這非常耗費計算和內(nèi)存資源，但卻是必要的。

Krishnamoorthy指出的另一個問題與設(shè)計分析的最后階段有關(guān)，即在設(shè)計發(fā)送到晶圓廠之前：設(shè)計規(guī)則檢查。在這個工具中，設(shè)計工具在晶圓上創(chuàng)建的實際圖案要根據(jù)一系列規(guī)則進(jìn)行檢查，以確保工藝實際上可以生產(chǎn)設(shè)計所需的圖案。這個問題多年來一直在增長，但在2nm處變得尤為嚴(yán)重，即規(guī)則的數(shù)量呈指數(shù)級增長，個別規(guī)則的復(fù)雜性也在增加。這使得設(shè)計規(guī)則檢查變成了一項龐大的計算任務(wù)。

對于任務(wù)的總規(guī)模幾乎無法做出改變。但Krishnamoorthy表示，有可能僅對設(shè)計更改進(jìn)行局部分析，而不必因為有人必須更改幾個柵極就重新評估整個芯片設(shè)計?？紤]到在龐大設(shè)計項目過程中發(fā)生的許多小變更，局部分析可能會顯著影響整個設(shè)計時間表。

AI是否能發(fā)揮作用？

2nm帶來的幾個問題屬于特定類型的問題：工具必須在一個巨大的設(shè)計空間中找到最佳方案，這個空間大到無法窮盡搜索。例如，選擇特定功能的最佳單元版本可能就是這種情況。在運(yùn)行合成、布局和布線時選擇最佳編譯器設(shè)置肯定也是這種情況。過去，設(shè)計團(tuán)隊尋求優(yōu)化的方式是向設(shè)計大師請教，然后并行運(yùn)行許多實驗并比較結(jié)果，希望能試出一個成功的組合。

AI已經(jīng)證明，它能夠極大地幫助解決這類問題，利用智能搜索代理至少可以在空間中實現(xiàn)局部最優(yōu)，而無需進(jìn)行窮舉式搜索。這可以為設(shè)計團(tuán)隊節(jié)省數(shù)月的工作，嘗試不同的輸入組合以實現(xiàn)最佳設(shè)計，并且可以使團(tuán)隊免于不得不選擇一組極差的次優(yōu)選擇。如果這種技術(shù)能夠應(yīng)用于單元選擇和布局等方面，它也能在合成時間上帶來類似的好處。

但Krishnamoorthy指出了另一個AI可以在2nm中大顯身手AI領(lǐng)域：生成模型。生成式AI已在編寫軟件功能、為硬件特定功能塊創(chuàng)建RTL代碼和生成測試平臺等領(lǐng)域展現(xiàn)出潛力。Krishnamoorthy建議，或許可以針對潛在架構(gòu)的縮小領(lǐng)域，創(chuàng)建一個基本的生成式AI模型。然后，這個模型可以用特定客戶的實際設(shè)計數(shù)據(jù)進(jìn)行增強(qiáng)，從而根據(jù)客戶的應(yīng)用和設(shè)計風(fēng)格對其進(jìn)行調(diào)整。然后它可以用于生成RTL或測試平臺代碼?？紤]到2nm工藝的目標(biāo)設(shè)計在定義上將是巨大的，這將是一個巨大的幫助。

當(dāng)然，挑戰(zhàn)也是存在的。必須有人創(chuàng)建基礎(chǔ)模型，并用客戶數(shù)據(jù)進(jìn)一步訓(xùn)練它，同時為客戶的IP和第三方IP供應(yīng)商提供可靠的保護(hù)。例如，ARM在這些問題上的表現(xiàn)就十分有限。即便是訓(xùn)練最好的生成模型也已知會偶爾出錯，有時是頻繁的小錯誤，有時是重大失誤。檢查生成模型工作的程序必須是徹底的，并且要內(nèi)置于設(shè)計流程中。

翻開新篇章

因此，在許多方面，2nm將在半導(dǎo)體工藝以及EDA行業(yè)的歷史上翻開新的一頁。新型晶體管、新型電源分布、空前水平的電路交互、復(fù)雜度和設(shè)計規(guī)模，將聯(lián)合起來使EDA工具及其用戶的工作變得極為艱巨。但這些挑戰(zhàn)已經(jīng)在EDA行業(yè)中產(chǎn)生了新的想法和新類型的工具。它們也可能迫使芯片設(shè)計團(tuán)隊的組織方式和不斷發(fā)展的IC設(shè)計流程進(jìn)行新的調(diào)整。因此，2nm將到來，而且人們還要學(xué)會利用它。

2nm節(jié)點將迫使EDA工具和芯片設(shè)計團(tuán)隊的工作方式發(fā)生重大變化。它還可能鞏固AI工具在芯片設(shè)計過程中的新角色。

審核編輯：劉清