文章來源：半導體綜研

文章作者：關牮 JamesG

導 讀

芯片的7nm工藝我們經(jīng)常能聽到，但是7nm是否真的意味著芯片的尺寸只有7nm呢？讓我們一起來看看吧！

下圖是一張小編從網(wǎng)上找到的一個經(jīng)典的邏輯芯片的結構剖面圖。從圖上大家可以看到，半導體芯片/器件的結構非常復雜，是由很多層的結構疊加而成的：

最下面的FOEL(Front End of Line)是晶體管結構部分

其上面的BOEL(Back End of Line)是用金屬線（銅線為主）把各個晶體管連接起來的結構部分

最上面的則是把信號、電源管腳引出來的部分。這部分通常不是在晶圓廠加工制造，而是在封裝廠進行

晶體管/MosFET的結構實際上也是在發(fā)生變化的。一般而言，到28nm為止，晶體管的結構通常還是下圖中的平面結構：Planar結構。而從20nm開始，晶體管進入了立體結構時代，最典型的就是下圖中的FinFET結構。而關于晶體管線寬概念的混淆，也是從這里開始的

一般所謂線寬，在行業(yè)內的標準稱謂是CD/Critical Dimention，中文直接翻譯就是特征尺寸。它指代的是芯片結構里最小的線條寬度，通常就是柵極的長度（見下圖最左）

后來柵極的長度已經(jīng)不是最小的線寬了，無法準確代表工藝節(jié)點。于是行業(yè)內開始用最小線寬半間距來代表線寬，也就是所有圖形里最小的兩根相鄰線條中心位置距離的一半。這個數(shù)值代表了芯片結構里的最高圖形分辨率

目前***的技術參數(shù)里的分辨率，其實說的就是這個最小線條的半間距（見下圖中間）

但是到了FinFET工藝時代，其實限于***的技術能力。我們能夠做到的實際圖形分辨率并沒有大幅提升，但是晶體管結構變化以后，其實際的密度確實也大幅度提升了。那該如何評價其工藝水平呢？

于是，晶圓廠們“靈機一動”，想出了等效線寬的概念

下圖是Intel的技術資料上公布的標準晶體管密度的計算方法。簡單來說，就是用一個標準的與非門（包含4個晶體管）的面積來計算一次晶體管密度，然后再用一個標準FlipFlop觸發(fā)器（包含6個與非門）電路計算一次平均晶體管密度。然后將兩個密度結果加權平均一下，就可以得到當前工藝技術下在單位面積的晶圓上能做幾個晶體管

然后用這個密度值對比平面晶體管的密度，然后計算出等效的線寬值來。所以這樣一來，雖然我們不能大幅度縮小實際的圖形線寬，但是可以通過器件結構的變化縮小晶體管的面積、提升密度來得到一個等效的“小線寬”

從20nm的 FinFET工藝開始，我們看到的所謂的線寬都是如此

當然，由于采用了等效換算的方法，這就給各個晶圓廠提供了渾水摸魚的機會。利用算法上的投機取巧耍雞賊，各家所謂同一工藝節(jié)點芯片的實際晶體管密度是有差別的，而且差別還不小

從下圖可以看到：雖然同樣叫10nm節(jié)點，Intel的晶體管密度做到了1.06億個/平方毫米，而TSMC和三星的密度都只有0.53和0.52，相差幾乎一倍

而在之后的7nm5nm節(jié)點上，同樣情況依舊存在?？梢?，在取名字上，老實的Intel吃了一個大虧，被另外兩家給欺負了

既然工藝節(jié)點的命名不靠譜，那行業(yè)內是用什么方法來衡量一個具體工藝的水準能力的呢？

事實上，在FinFET工藝中用來判斷具體工藝技術的指標很多，不過多數(shù)情況下大家記得和理解兩個名詞就好了：

1） CPP：Contacted Poly Pitch 接觸孔的多晶硅柵極間距

2） MxP：Metal Pitch 金屬線的間距（通常指第一層或第二層的金屬線間距）

CPP反映了整個晶體管單元（CELL）的寬度；而MxP是用來衡量晶體管單元高度的單位，通常被稱為Track。晶體管的高度是MxP的幾倍，就叫幾個Track，或者幾個T

這兩個指標就代表了晶體管的大小，也就等于確定了晶體管的單位面積密度。下圖是一個參考：

另外，還有一個指標是鰭片的間距（Fin Pitch）。M2P和Fin Pitch的比例稱為Gear Rate

好了，看到這里你大體就對先進工藝里的線寬有一個大體認識了