一電源

上下電時序方案：

1PMIC（DAS9061/DA9080）

2GPARK（SLG46582）

3GPARK（SLG46582）

二復(fù)位電路

芯片有2個復(fù)位信號：

RES復(fù)位除了仿真電路以外的LSI外設(shè)，所以仿真器的復(fù)位需要連到此信號。

TRST復(fù)位TAP（Test Access Port），仿真器復(fù)位管腳不能連到此處，否則不能仿真，不用此管腳時，可通過一個下拉電阻接地，或和RES接相同的信號，注意不能懸空。

仿真器端有2個復(fù)位信號：

nSRST系統(tǒng)復(fù)位，一定要接，可通過調(diào)試器復(fù)位系統(tǒng)，方便調(diào)試。

nTRSTTAP復(fù)位，可不接。

接線圖參考如下：

三并口

只用一個SDRAM時，只能用CS3，CS2不能單獨(dú)用。

四網(wǎng)絡(luò)周邊

ECAT：推薦使用MII接口，小地址IN，大地址OUT，址需要連續(xù)，地址0一般不用。

1YT8512注意

LED1、PHYAD[1]、ETHn_LINK，3個信號在同一個管腳復(fù)用，所以需要做以下操作：

①LED的狀態(tài)需要保持在穩(wěn)定狀態(tài)，即不能做成閃爍狀態(tài)。

PHY寄存器改成0x30，收發(fā)包時，LED亮，down時，LED滅

LEDO對應(yīng)的寄存器為ext Reg0x40C0；（上電默認(rèn)值為0x0311）

LED1對應(yīng)的寄存器為ext Reg0x40C2；（上電默認(rèn)值為0x0320）

向這兩個寄存器賦不同值，則LED做相應(yīng)的狀態(tài)顯示，典型幾種配置如下：

ext Reg0x40C0/0x40C3 配置值

動作行為

0x0311

link在10M時，LED亮；link在10M且收發(fā)包，LED閃

0x0320

link在100M時，LED亮；link在100M且收發(fā)包，LED閃

0x30

link或收發(fā)包時，LED亮；link down時滅

0x1300

收發(fā)包時閃爍；不收發(fā)包即滅

②YT8512的LED內(nèi)部有自動檢測外部上下拉狀態(tài)的判斷LED有效的功能，要對應(yīng)判斷MPU的link的極性，否則網(wǎng)絡(luò)會反復(fù)link-up，link-down。

PHY的PHYAD[1]地址如果為1，則LED1外部為上拉，LED1信號為低時，燈亮。此時需要配置MPU的link檢測狀態(tài)的極性PHYLNK.CATLNK為低，即檢測到低電平，判斷為link，LED亮。

PHY的PHYAD[1]地址如果為0，則LED1外部為下拉，LED1信號為高時，燈亮。此時需要配置MPU的link檢測狀態(tài)的極性PHYLNK.CATLNK為高，即檢測到高電平，判斷為link，LED亮。

YT8512有兩個LED管腳輸出，分別是pin24-LED0，pin24-LED1。兩管腳內(nèi)部都有弱下拉電阻。

除了當(dāng)作LED輸出管腳外，它們在Power on Strapping階段，還當(dāng)作PHY地址配置管腳用，所以有時這兩個管腳外部會有強(qiáng)上拉或強(qiáng)下拉（4.7k）。

LED管腳輸出極性（即高有效還是低有效）與其管腳上所接的上拉電阻還是下拉電阻有關(guān)。（有外部上下拉電阻，則以外部為準(zhǔn)，無外部上下拉電阻，則依賴內(nèi)部默認(rèn)上下拉電阻）

有上拉電阻，則為低有效（即需要外界LED燈的陰極）；有下拉電阻，則為高有效（外界LED燈的陽極）

a 上拉、sink模式

b 下拉、source模式

2硬件設(shè)計

①PHY和RJ45連接器之間的變壓器是必須的，有些RJ45集成了變壓器的功能，可以簡化電路

②從MAC接收參考時鐘或輸出參考時鐘到MAC，如果將參考時鐘輸出到MAC，25MHz晶體/時鐘源應(yīng)連接到PHY

③發(fā)射機(jī)時鐘頻率的總偏差由IEEE 802.3u規(guī)定為±100PPM(首選為±50PPM)

④檢查MDIO是否需要一個外部上拉電阻

⑤考慮在信號源附近增加串聯(lián)終端電阻以減少信號線上的反射

3PCB走線

①RMII/MII的阻抗為50歐姆±10%，大多數(shù)布線的正常標(biāo)準(zhǔn)。

②所有MII/RMII信號線（數(shù)據(jù)線、時鐘線和其他）在單層上布線，并具有精確的長度匹

數(shù)據(jù)線和時鐘線的跡長偏差應(yīng)在10mm以內(nèi)

應(yīng)避免通孔

③MII/RMII信號的路徑應(yīng)該盡可能的直，且越短越好。否則，軌跡彎曲不應(yīng)超過45度。

④時鐘信號走線硬盡可能短，特殊情況需要較長布線時，要可被地線屏蔽。

⑤在信號層下面或上面放置一個地面層，以便MII/RMII信號的返回電流隨時返回

五DSMIF

由于MPU是master，CLK信號是master發(fā)送，DATA是從器件反饋回來。如果走線過長，一來一回，此時回來的DATA和MPU發(fā)送的CLK相比，可能會有相位差，導(dǎo)致數(shù)據(jù)錯位，所以常規(guī)做法是通過另外一根的時鐘信號線拿過來時鐘信號。

六始終

1盡量使用有源晶振，EXTAL連接到VSS，XTAL保持開路。

2使用無源晶振，晶振和電容盡可能靠近EXTAL和XTAL引腳，晶體的PCB周圍最好用GND包起來，用于屏蔽的GND走線寬度應(yīng)不小于0.3 mm，與相鄰走線之間應(yīng)保持0.3 mm ~ 2.0 mm的距離。

七M(jìn)DV管腳

MDV0~MDV2對應(yīng)ETH0~ETH2，根據(jù)實(shí)際的PHY芯片選擇對應(yīng)的1.8V還是3.3V。

MDV1和ESC_LEDRUN，MDV2和ESC_LEDERR管腳復(fù)用：

如果MDV需要接到上拉，不做特殊處理的話，上電瞬間ESC模塊沒起來的時候，LEDRUN和LEDERR可能會亮，直到ESC模塊控制此2個管腳，則可按正常狀態(tài)點(diǎn)亮，為避免此種情況，可以按以下硬件方式處理。

MDV3~MDV4對應(yīng)XSPI0，XSPI1，根據(jù)外部配置的存儲芯片類型確定。

MDD管腳為常低電平。

審核編輯：湯梓紅