了解高頻半導(dǎo)體器件各個元件之間的電磁 （EM） 耦合對于滿足設(shè)計規(guī)范和確保現(xiàn)場可靠運行至關(guān)重要。這些電磁相互作用不僅包括硅芯片，還延伸到封裝它的封裝。然而，可能只有在項目接近尾聲時，IC或系統(tǒng)設(shè)計人員才能創(chuàng)建和仿真同時包含片上金屬和封裝層的EM模型。在片上金屬模型中加入封裝層會導(dǎo)致性能下降，從而導(dǎo)致違反規(guī)范的情況并不少見。為了避免這種情況，Ansys提供了一種解決方案，可以輕松地將封裝層添加到硅技術(shù)的金屬堆疊中，以便在設(shè)計過程的早期提取具有片上層和封裝層的完整模型。

Ansys的片上電磁分析工具套件可在LVS前設(shè)計階段（Ansys RaptorX?）和LVS后簽核階段（Ansys Exalto?）的IC布局上運行。芯片分析可以包括部分封裝布局和/或封裝層，以提取完整的EM模型，該模型可以使用SPICE電路仿真器進行仿真。Ansys工具依賴于有關(guān)每層制造中使用的互連工藝技術(shù)的精確信息。硅晶圓代工廠以各種格式提供工藝信息，包括設(shè)計規(guī)則手冊（DRM）和技術(shù)文件（如iRCX、ITF和ICT文件），這些文件可能是未加密的，也可能是加密的。捕獲技術(shù)堆棧的過程通過將晶圓代工廠提供的工藝技術(shù)信息映射到OpenAccess或GDSII流格式的物理布局信息上，編譯一系列Ansys格式的技術(shù)文件（見圖1）。這些編譯的技術(shù)文件還支持其他Ansys片上EM工具，包括AnsysVeloceRF?（電感器件布局綜合）和Ansys RaptorQu?（用于超導(dǎo)量子設(shè)計）。

RaptorX是一款硅優(yōu)化的電磁求解器，它帶有一個非常有用的向?qū)ВQ為Process Configurator，可以輕松創(chuàng)建和修改Ansys技術(shù)文件，即使對于復(fù)雜的芯片封裝配置也是如此。如圖1所示，Process Configurator創(chuàng)建的Ansys技術(shù)文件可以僅包含晶圓代工廠金屬疊層，也可以包含晶圓代工廠金屬疊層以及選定的附加封裝層。鑄造廠金屬堆疊的工藝配置器向?qū)У妮斎胧氰T造廠提供的工藝信息。如果需要共提取裸片層和封裝層，則還需要包含目標(biāo)層的封裝層信息。

圖1：Ansys Process Configurator向?qū)乖O(shè)計人員能夠輕松控制芯片封裝配置，并實現(xiàn)假設(shè)分析

如果晶圓代工技術(shù)文件未加密，或者封裝層信息未加密，則Process Configurator向?qū)⒃试S您通過編輯芯片和/或封裝層的屬性并編譯不同版本的Ansys技術(shù)文件來探索各種與工藝相關(guān)的“假設(shè)”場景。工藝配置器允許設(shè)計人員添加或減少基板、背板、導(dǎo)體、電介質(zhì)和通孔，包括硅通孔 （TSV）?？梢允褂?Process Configurator 編輯的技術(shù)屬性包括金屬厚度、金屬電導(dǎo)率、介電厚度和介電常數(shù)。為了完成Ansys技術(shù)文件，編譯器還需要GDS流層映射文件和層映射信息。

為“假設(shè)”實驗修改未加密技術(shù)的一些示例包括：

修改基板厚度和性能，以探索通過基板耦合的影響

在探索性 3DIC 堆疊中添加 TSV

為晶圓上晶圓 （WoW） 技術(shù)設(shè)置技術(shù)文件

添加封裝層以查看它們對 EM 設(shè)備的影響 - 如以下示例所示

Process Configurator 的輸入文件和信息可以使用 UI 和批處理模式命令腳本進行處理。Process Configurator的輸出是Ansys EM工具套件使用的已編譯的Ansys過程技術(shù)文件。Process Configurator 具有非常有用的功能，可以可視化技術(shù)橫截面，從而輕松驗證技術(shù)層的正確順序和連通性。未加密的技術(shù)層屬性（如厚度、電阻率和介電常數(shù)）也會顯示在橫截面查看器中。如果該技術(shù)是加密的，則橫截面查看器會顯示層序列和連通性，但層厚度不會縮放，并且不會報告材料屬性。

下面的圖 2 顯示了一個虛構(gòu)的示例技術(shù)文件的堆疊。左圖顯示底層的襯底特性、從襯底開始的累積層高、左側(cè)的層和通孔名稱，以及介電厚度和介電常數(shù)（er） 在右邊。右面板中的導(dǎo)體部分列出了導(dǎo)體的厚度和電阻率 （r），過孔部分顯示了通孔電阻和面積。

圖 2：Process Configurator 顯示未加密的硅堆疊示例，其中報告了所有參數(shù)，并按比例顯示了導(dǎo)體厚度

下面圖 3 中的紅色框突出顯示了已添加到堆疊中的通孔層和封裝層。這種疊加（包括封裝層和通孔）用于以下段落中描述的仿真結(jié)果，這些段落顯示了封裝層如何影響 EM 器件的性能。

圖 3：未加密的芯片堆疊示例，其中添加了紅色框中突出顯示的封裝層

為了說明如何使用Process Configurator來探索封裝對芯片的影響，我們創(chuàng)建了一個簡單的布局示例：它由一個EM器件（一個單端八角形螺旋電感器）組成，該器件是使用RaptorX提取的。然后，在SPICE級電路仿真器中對得到的電氣模型進行仿真，以分析性能，然后首先在其上方放置封裝層，然后再次不使用封裝層。下面的圖4顯示了RaptorX的物理網(wǎng)格，用于不帶封裝層的電感器。

圖4：Ansys RaptorX的無封裝層電感器物理網(wǎng)格

接下來，使用相同的電感器，但在其上方放置了一個矩形的封裝層。下面的圖 5 顯示了包含封裝層的電感器的 RaptorX 網(wǎng)格。

圖5：Ansys RaptorX的電感物理網(wǎng)格，包括覆蓋封裝層

RaptorX為每個電感器生成了一個S參數(shù)模型，然后對整個頻率范圍內(nèi)的電感和品質(zhì)因數(shù)進行了仿真。圖6顯示了兩個電感器在整個頻率范圍內(nèi)的電感。比較封裝層（綠色）在3 GHz時的電感圖，與沒有封裝層的模型（紅色）的仿真結(jié)果相比，電感降低了28%，諧振頻率降低了33%。

圖 6：電感頻率變化圖，顯示了在仿真中添加封裝層的顯著影響

在下面的圖7中，兩個電感器的質(zhì)量因數(shù)（Q）繪制了整個頻率。比較所包含封裝層（綠色）的 Q 仿真圖，與沒有封裝層（紅色）的模型的仿真結(jié)果相比，最大 Q 值降低了 38%，最大 Q 峰值頻率降低了 21%。

圖 7：質(zhì)量因數(shù)與頻率的關(guān)系圖，顯示了在仿真中添加封裝層的顯著影響

總之，這些仿真結(jié)果說明了在仿真中包含封裝層時所看到的器件行為的明顯變化。對封裝層和片上金屬進行建?？梢越沂拘阅芟陆?，這可能會違反規(guī)范或?qū)е缕骷收?。Ansys開發(fā)了Process Configurator，使IC和系統(tǒng)設(shè)計人員能夠非常輕松地捕獲最復(fù)雜的多層封裝配置，并促進快速實驗。它鼓勵采用左移方法，并進行早期的假設(shè)探索，以幫助設(shè)計人員找到優(yōu)化最終產(chǎn)品的最佳解決方案，并避免后期的意外。

審核編輯：黃飛