本文參考自高亞軍老師的《AMD FPGA設(shè)計優(yōu)化寶典》

首先哪些因此會導(dǎo)致時鐘skew過大呢？

不合理的時鐘結(jié)構(gòu)

時鐘同時驅(qū)動I/O資源和Slice資源

時鐘跨die

在時序報告中，會顯示出clock path skew，如果時鐘偏移超過0.5ns，就需要額外關(guān)注了。

書中列舉了幾個優(yōu)化skew的方法：

移除時鐘路徑上多余的時鐘buffer，如果出現(xiàn)了級聯(lián)時鐘Buffer，勢必會導(dǎo)致時鐘路徑上的延遲增大。

移除時鐘路徑上的組合邏輯，一旦時鐘路徑上出現(xiàn)了組合邏輯，就意味著時鐘布線采用了“常規(guī)布線資源+專用布線資源”的組合形式，從而顯著增大了時鐘延遲且時鐘skew無法預(yù)測。同時，相比于專用時鐘布線資源，常規(guī)布線資源對噪聲更加敏感，這會使時鐘質(zhì)量下降。

輸入時鐘從clock capable的管腳輸入，否則還是會出現(xiàn)“常規(guī)布線資源+專用布線資源”的組合形式。

如果設(shè)計中出現(xiàn)并行的MMCM/PLL時，應(yīng)合理設(shè)置CLOCK_DEDICATED_ROUTE的值。

如果BUFGCE和兩個MMCM位于同列相鄰的時鐘區(qū)域，那么應(yīng)為約束為SAME_CMT_COLUMN或BACKBONE，同時將MMCM的位置固定下來：

#FORUltraScale/UltraScale+
set_propertyCLOCK_DEDICATED_ROUTESAME_CMT_COLUMN[get_nets-of[get_pinsBUFG_inst/O]]
#FOR7series
set_propertyCLOCK_DEDICATED_ROUTEBACKBONE[get_nets-of[get_pinsBUFG_inst/O]]
set_propertyLOCMMCM3_ADV_X1Y2[get_cellsMMCM3_ADV_inst_0]
set_propertyLOCMMCM3_ADV_X1Y0[get_cellsMMCM3_ADV_inst_1]

如果BUFGCE和兩個MMCM位于不同列但相鄰的時鐘區(qū)域，那么應(yīng)該設(shè)為ANY_CMT_COLUMN和FALSE。

#FORUltraScale/UltraScale+
set_propertyCLOCK_DEDICATED_ROUTEANY_CMT_COLUMN[get_nets-of[get_pinsBUFG_inst/O]]
#FOR7series
set_propertyCLOCK_DEDICATED_ROUTEFALSE[get_nets-of[get_pinsBUFG_inst/O]]
set_propertyLOCMMCM3_ADV_X1Y2[get_cellsMMCM3_ADV_inst_0]
set_propertyLOCMMCM3_ADV_X1Y0[get_cellsMMCM3_ADV_inst_1]

對于7系列FPGA，避免使用BUFIO/BUFR/BUFH來驅(qū)動分散在不同時鐘域內(nèi)的邏輯。要評估設(shè)計中區(qū)域時鐘緩沖器負(fù)載的個數(shù)，以保證這些負(fù)載可以被放置在一個時鐘區(qū)域內(nèi)。

對于UltraScale/UltraScale+和Versal的FPGA，避免使用MMCM/PLL對來自BUFG_GT的輸出時鐘執(zhí)行簡單的分頻，可以使用BUFGCE_DIV、MBUFG這些帶有分頻功能的時鐘BUFFER來代替。

對于UltraScale/UltraScale+和Versal的FPGA，對關(guān)鍵的同步跨時鐘域路徑添加CLOCK_DELAY_GROUP約束。什么是同步跨時鐘域路徑呢，比如MMCM輸出的兩個同步時鐘。

對于UltraScale/UltraScale+的FPGA，修改時鐘根節(jié)點(diǎn)的位置。Vivado在布局階段會自動給每個時鐘分配根節(jié)點(diǎn)的位置，以獲取最佳的時序性能。通常情況下，時鐘根節(jié)點(diǎn)位于其驅(qū)動負(fù)載的中心位置，如果不是，可以使用USER_CLOCK_ROOT調(diào)整。

避免關(guān)鍵路徑穿越SLR或輸入輸出列。

對于UltraScale/UltraScale+的FPGA，使用CLOCK_LOW_FANOUT屬性使時鐘網(wǎng)線驅(qū)動的負(fù)載位于同一個時鐘區(qū)域內(nèi)。