在過去的 20 年里，集成電路 （IC） 行業(yè)的發(fā)展是難以想象的，我們現(xiàn)在正在見證下一階段的變化。為了利用半導(dǎo)體工藝的進(jìn)步帶來的機(jī)遇，需要不斷開發(fā)新的工具和方法，以便使用這些技術(shù)的設(shè)計工程師盡可能地提高生產(chǎn)力。機(jī)器學(xué)習(xí)（ML）也已經(jīng)發(fā)展到現(xiàn)在似乎每個人都在使用的工具之一，但是ML對芯片設(shè)計意味著什么？是否ML確實是芯片設(shè)計的未來？

生產(chǎn)力挑戰(zhàn)

在數(shù)字設(shè)計的萌芽階段，工程師們采用了完全定制的電路布局方法，手動放置和連接每個晶體管，這是一項艱巨且耗時的任務(wù)。設(shè)計人員很快意識到，通過使用標(biāo)準(zhǔn)單元和原理圖網(wǎng)表來實現(xiàn)數(shù)字邏輯設(shè)計，可以加快設(shè)計任務(wù)。但是，創(chuàng)建原理圖網(wǎng)表也是手動的。桌面 Unix 工作站的出現(xiàn)使寄存器傳輸邏輯 （RTL） 綜合成為可能，允許工程師使用高級硬件描述語言（如 VHDL 和 Verilog）創(chuàng)建數(shù)字邏輯，這些語言可以快速綜合具有數(shù)千個邏輯門的網(wǎng)表。雖然這有助于克服設(shè)計問題，但它無意中創(chuàng)造了另一個問題——如何布局大量標(biāo)準(zhǔn)單元。反過來，通過開發(fā)自動化布局布線來克服這一點，這兩個系統(tǒng)的綜合效果是大大提高了數(shù)字設(shè)計流程的生產(chǎn)力，使設(shè)計人員能夠?qū)Ｗ⒂趦?yōu)化功耗、性能和面積 （power/performance /area PPA）。

然而，設(shè)計的挑戰(zhàn)與設(shè)計的規(guī)模成比例，標(biāo)準(zhǔn)單元已從數(shù)千個迅速增長到數(shù)百萬個。雖然IC的規(guī)模不斷擴(kuò)大，但可用的IC設(shè)計工程師的數(shù)量卻跟不上，導(dǎo)致設(shè)計挑戰(zhàn)不斷加劇。隨著晶圓代工工藝尺寸的縮小，晶體管密度不可避免地增加。為了讓行業(yè)跟上這種不斷提高的復(fù)雜性，設(shè)計工程師必須提高工作效率。

機(jī)器學(xué)習(xí)是幫助實現(xiàn)這一目標(biāo)的理想之選。

EDA 中的 ML

1959年，計算機(jī)游戲和人工智能的先驅(qū)亞瑟·塞繆爾（Arthur Samuel）將ML定義為“使計算機(jī)能夠在沒有明確編程的情況下學(xué)習(xí)的研究領(lǐng)域”。芯片設(shè)計過程的每個元素都很難實現(xiàn)自動化，因為它在很大程度上依賴于單個工程師的經(jīng)驗。

傳統(tǒng)上，該行業(yè)通過將大型芯片設(shè)計項目分解為更小的任務(wù)來解決這些問題，這包括timing closure、placement constraints、floor-planning、了解EM以及DRC。需要許多芯片專家的投入，幾乎每家芯片設(shè)計公司，無論大小，都有在timing、APR或功耗方面具有專業(yè)知識的常駐“專家”。

ML之所以非常適合應(yīng)用到設(shè)計自動化，是因為大部分設(shè)計過程都是手動的，需要對可預(yù)測的場景進(jìn)行迭代評估。機(jī)器學(xué)習(xí)推理的強(qiáng)大之處在于可以對其進(jìn)行訓(xùn)練，以在比手動方法更短的時間內(nèi)提供改進(jìn)的結(jié)果。

ML 的概念在 1959 年只不過是一種理論，但計算機(jī)技術(shù)的巨大進(jìn)步，導(dǎo)致多個強(qiáng)大的 GPU 并行運行，以及在云中執(zhí)行復(fù)雜計算的能力，使計算機(jī)科學(xué)家在 ML 領(lǐng)域取得了巨大進(jìn)步。近年來，它已經(jīng)成功地應(yīng)用于設(shè)計流程的各個任務(wù)（例如自動布局布線），但只有將其應(yīng)用于更高層次，才能充分發(fā)揮ML的全部功能。

設(shè)計流程優(yōu)化

雖然 ML 已經(jīng)改進(jìn)了設(shè)計流程的各個組件，但下一步是使用它來加速整個設(shè)計流程，目前這始終需要設(shè)計的手動交互。

使用AI獲取這些專業(yè)知識對生產(chǎn)力可以產(chǎn)生更大的影響。

在當(dāng)前的手動和迭代流程開發(fā)過程中，設(shè)計人員創(chuàng)建最初的RTL，綜合設(shè)計，生成結(jié)果。然后，經(jīng)驗豐富的工程師根據(jù)輸出結(jié)果調(diào)整流程，然后重新綜合設(shè)計以生成新結(jié)果。此迭代過程一直持續(xù)到達(dá)到所需的 PPA 達(dá)到可以接受可用結(jié)果為止。

這需要大量的工程工作，并且對計算資源的使用效率低下。

在團(tuán)隊中增加更多的工程師并不一定能轉(zhuǎn)化為 PPA 的改進(jìn)。

現(xiàn)在，有一種革命性的、機(jī)器學(xué)習(xí)驅(qū)動的芯片設(shè)計流程優(yōu)化方法。這種新方法允許工程師指定 PPA 目標(biāo)，然后以全自動方式優(yōu)化數(shù)字 RTL 到 GDS 流程的各個方面，以比手動流程更快地實現(xiàn)這些目標(biāo)。

今天的工程師可以在現(xiàn)有的 ML 架構(gòu)上開發(fā)RTL，并利用現(xiàn)在可用的海量計算能力。ML僅使用實時設(shè)計數(shù)據(jù)樣本，使其能夠“即時”做出優(yōu)化決策。這意味著它可以立即停止無法收斂于更好的 PPA 結(jié)果的RTL開發(fā)，從而將計算資源重新分配給其他更需要的任務(wù)。這種方法比手動流程調(diào)整更有效，因為在手動流程調(diào)整中，僅在每次綜合結(jié)束時查看結(jié)果。

在流程優(yōu)化過程中，學(xué)習(xí)引擎會分析大量設(shè)計數(shù)據(jù)。隨著強(qiáng)化學(xué)習(xí)過程的進(jìn)行，將創(chuàng)建一個機(jī)器學(xué)習(xí)模型，捕獲設(shè)計數(shù)據(jù)分析。然后，通過在項目之間重用數(shù)據(jù)，可以將其用作未來設(shè)計流程優(yōu)化的起點，從而節(jié)省大量計算資源并更快地交付改進(jìn)的 PPA。

結(jié)論

半導(dǎo)體行業(yè)的持續(xù)增長將要求芯片設(shè)計工程師提高工作效率。利用現(xiàn)在可用的支持云的并行和分布式計算資源，ML工具將進(jìn)一步改善PPA，使工程團(tuán)隊能夠達(dá)到應(yīng)對更大和日益復(fù)雜的芯片設(shè)計所帶來的挑戰(zhàn)所需的生產(chǎn)力水平。過去，EDA工具提高了工程師的工作效率。從現(xiàn)在開始，ML將提高EDA工具的生產(chǎn)力，從而提高使用它們的工程師的生產(chǎn)力。

審核編輯：黃飛