隨著各種消費(fèi)類(lèi)設(shè)備智能化的巨大增長(zhǎng)，這些應(yīng)用正變得更加以數(shù)據(jù)為中心data-centric和計(jì)算密集型computation intensive。從IC設(shè)計(jì)的角度來(lái)看，這增強(qiáng)了早已經(jīng)存在的power vs area trade-off的挑戰(zhàn)。

對(duì)于功耗估算來(lái)說(shuō)，架構(gòu)階段為時(shí)過(guò)早，物理設(shè)計(jì)階段為時(shí)已晚。有一種趨勢(shì)是在項(xiàng)目的RTL階段分析power hot spots。與后期分析相比，基于 RTL 的功耗分析更快、更容易執(zhí)行，迭代時(shí)間更短。

本文介紹了在 RTL 級(jí)別應(yīng)用的一些功耗優(yōu)化技術(shù)。

消費(fèi)類(lèi)電器（電池驅(qū)動(dòng)型）的大幅增加使功耗優(yōu)化成為大多數(shù)片上系統(tǒng) （SoC） 的基本需求。

在VLSI行業(yè)的早期階段，功耗分析被認(rèn)為是一種后端活動(dòng)。但隨著芯片復(fù)雜性的增加，必須將功耗分析轉(zhuǎn)移到前端階段，以確保正確的估計(jì)和優(yōu)化，僅在后端階段進(jìn)行優(yōu)化就無(wú)法滿足要求。

此外，動(dòng)態(tài)功耗計(jì)算很大程度上取決于驅(qū)動(dòng)到 SoC 的輸入激勵(lì);因此，使用功能驗(yàn)證向量輸入進(jìn)行分析似乎是必須的。因此，業(yè)界開(kāi)始在 RTL 階段進(jìn)行功耗分析。

在ASIC設(shè)計(jì)的不同階段，都有功耗優(yōu)化的余地。

系統(tǒng)劃分為電壓域是在架構(gòu)階段完成的，即使在單個(gè)電壓域下也能進(jìn)行優(yōu)化。當(dāng)處理器處于休眠模式時(shí)，對(duì)電路進(jìn)行Power gating（喚醒邏輯除外）可減少功耗浪費(fèi)。這些是用于降低功耗的一些傳統(tǒng)方法。在多核處理器設(shè)計(jì)中，多個(gè)電壓域允許根據(jù)工作負(fù)載控制每個(gè)內(nèi)核的電源電壓。在較高電壓下工作的核以較高的頻率工作，而施加較低電壓的核可以使用較低的頻率。

內(nèi)存組織和模塊級(jí)時(shí)鐘門(mén)控則是架構(gòu)級(jí)優(yōu)化的另一個(gè)領(lǐng)域。

綜合階段的功耗降低歸因于晶體管尺寸調(diào)整和cell合并，以降低開(kāi)關(guān)活動(dòng)。另一種方法是將高開(kāi)關(guān)活動(dòng)的net分配給電容較低的引腳，將低開(kāi)關(guān)活動(dòng)的net分配給具有較高電容的邏輯引腳。綜合工具還通過(guò)將數(shù)據(jù)使能轉(zhuǎn)換為時(shí)鐘使能來(lái)實(shí)現(xiàn)時(shí)鐘門(mén)控。通過(guò)具有不同閾值電壓的cell映射設(shè)計(jì)中的非關(guān)鍵路徑和關(guān)鍵路徑來(lái)優(yōu)化漏電功耗。

RTL level的功耗優(yōu)化主要集中在降低register level的信號(hào)活動(dòng)上。本文主要介紹 RTL 優(yōu)化，它從更精細(xì)的級(jí)別實(shí)現(xiàn)功耗的優(yōu)化控制。

II. 低功耗RTL

通常，實(shí)現(xiàn) RTL 功耗優(yōu)化包括對(duì)設(shè)計(jì)的以下方面進(jìn)行優(yōu)化。

寄存器級(jí)時(shí)鐘門(mén)控減少開(kāi)關(guān)活動(dòng)

基于有限狀態(tài)機(jī)（FSM）的上游和下游邏輯路徑門(mén)控

數(shù)據(jù)路徑未啟用時(shí)對(duì)數(shù)據(jù)路徑進(jìn)行門(mén)控

減少組合電路中的冗余活動(dòng)

本節(jié)介紹一些優(yōu)化技術(shù)，方案和編碼示例。

A. 時(shí)鐘門(mén)控

在模塊級(jí)別插入Clock gate是一種普遍的降低功耗的方法。但是，只有在功耗需求非常嚴(yán)格的情況下，才采用寄存器級(jí)的Clock gate，這是由于寄存器級(jí)的Clock gate也會(huì)增加面積成本。

為了在寄存器級(jí)別啟用Clockgate，對(duì)于RTL的編寫(xiě)方式是有一定的要求的。另一種選擇是手動(dòng)配置綜合工具，為選定的寄存器插入Clockgate。在復(fù)雜的設(shè)計(jì)中，第二種選擇是不可行的。在這種情況下，應(yīng)該利用RTL 的編寫(xiě)方式自動(dòng)綜合出Clockgate。

考慮場(chǎng)景，當(dāng) FIFO 滿并寫(xiě)入時(shí)，生成 fifo wr 錯(cuò)誤信號(hào)。示例代碼1不會(huì)綜合出Clock gate，而示例代碼2會(huì)綜合出Clock gate。

Listing 1. Code without CG Inference

always @(posedge clk or negedge reset)
if (reset = 0)
fifo_wr_err <= 0
else
fifo_wr_err <= fifo_full & fifo_wr_en ;

Listing 2. Code with CG Insertion

always @(posedge clk or negedge reset)
if (reset = 0)
fifo_wr_err <= 0
else
if (fifo_wr_en)
fifo_wr_err <= fifo_full;

1） 時(shí)鐘門(mén)控效率：在不研究時(shí)鐘門(mén)控效率的情況下插入Clockgate也可能會(huì)反方向增加功耗。需要根據(jù)以下因素估計(jì)時(shí)鐘門(mén)控效率

總線中被時(shí)鐘門(mén)控的比特?cái)?shù)

門(mén)控占總時(shí)鐘周期的百分比

數(shù)據(jù)在使能的Clockgate內(nèi)toggle

僅當(dāng)寄存器上的輸入發(fā)生變化時(shí)才啟用該門(mén)控。

Listing 3. Improved Clock Gating Efficiency

always @(posedge clk or negedge reset)
if (reset = 0)
fifo_wr_err <= 0
else
if (value_en)
fifo_wr_err <= nxt_fifo_wr_err;
assign nxt_fifo_wr_err = fifo_full & fifo_wr_en;
assign value_en = fifo_wr_err ? nxt_fifo_wr_err;

2） Clock Gating TradeOff：當(dāng)我們努力實(shí)現(xiàn) 100% 的時(shí)鐘門(mén)控效率時(shí)，系統(tǒng)的面積將會(huì)增加。為了避免這種情況，我們可以TradeOff。在這里，我們組合了多個(gè)寄存器的使能，允許觸發(fā)器輸入處會(huì)有些冗余切換。這種TradeOff的默認(rèn)值的建議是 3-4，這意味著在 3-4 個(gè)寄存器之間共享一個(gè)公共enable，但代價(jià)是Clock Gating效率降低。

寫(xiě)入錯(cuò)誤和讀取錯(cuò)誤生成enable可以組合使用，以降低面積成本。

Listing 5. Combined Clock Gating Example 2

always @(posedge clk or negedge reset)
if (reset = 0)
fifo_wr_err <= 0
else
if (fifo_en)
fifo_wr_err <= nxt_fifo_wr_err;
always @(posedge clk or negedge reset)
if (reset = 0)
fifo_rd_err <= 0
else
if (fifo_en)
fifo_rd_err <= nxt_fifo_rd_err;
assign nxt_fifo_wr_err = fifo_full & fifo_wr_en;
assign nxt_fifo_rd_err = fifo_empty & fifo_rd_en;
assign fifo_en = fifo_wr_en | fifo_rd_en;

B. 基于FSM的控制

基于FSM狀態(tài)生成的信號(hào)可用于對(duì)發(fā)送和接收的所有邏輯進(jìn)行門(mén)控。

Listing 6. Enable Generation based on FSM

assign transmit_cg_en = ?state_tx[IDLE];
assign receive_cg_en = ?state_rx[IDLE];

C. 數(shù)據(jù)路徑運(yùn)算

數(shù)據(jù)路徑運(yùn)算模塊（如乘法器）可能會(huì)在輸入端進(jìn)行不必要的toggle，即使未啟用相應(yīng)的計(jì)算。因此，以下技術(shù)可降低功耗。

時(shí)鐘門(mén)控為數(shù)據(jù)路徑操作提供輸入的時(shí)序邏輯

在輸入端使用鎖存器或者使用使能門(mén)控輸入

Listing 7. Gating Data Operator Input Toggling Method1

always @(posedge clk or negedge reset)
if (reset = 0) begin
mul_in1 <= 0
mul_in2 <= 0
end
else
if (mul_en) begin
mul_in1 <= nxt_mul_in1;
mul_in2 <= nxt_mul_in2;
end

Listing 8. Gating Data Operator Input Method 2

assign mul_in1 = data_in1 &
{DATA_WIDTH{mul_en}};
assign mul_in2 = data_in2 &
{DATA_WIDTH{mul_en}};

D. 減少組合邏輯的toggle

組合邏輯的功耗可以通過(guò)避免不必要的輸入toggle來(lái)控制。這里可以考慮一個(gè)多路復(fù)用器作為示例，它是組合邏輯的常見(jiàn)模塊。

在下圖給出的示例電路中，我們有一個(gè)由兩個(gè)packetizers訪問(wèn)的共享數(shù)據(jù)存儲(chǔ)器。在這里，我們確實(shí)有明顯的功耗浪費(fèi)，因?yàn)楫?dāng)packetizer1 訪問(wèn)數(shù)據(jù)時(shí)，packetizer2 的輸入將切換toggle，反之亦然。

功耗更優(yōu)化的設(shè)計(jì)將把輸入門(mén)控到packetizer中的 MUX。

如果我們能把內(nèi)存拆分成幾個(gè)部分，我們就可以進(jìn)行更細(xì)粒度的gate，從而產(chǎn)生更有效的門(mén)控效率。但缺點(diǎn)是routing congestion和面積成本。

三、RTL功耗分析工具

ASIC 設(shè)計(jì)流程正在使用 RTL 分析工具在早期階段考慮分析功耗。

RTL設(shè)計(jì)文件使用VCD、SAIF或FSDB格式的仿真激勵(lì)文件，針對(duì)時(shí)鐘和數(shù)據(jù)toggle產(chǎn)生的功耗進(jìn)行精心設(shè)計(jì)和分析。

審核編輯：黃飛