5.1/O 寄存器

許多FPGA有構(gòu)造在輸入和輸出緩沖器中的觸發(fā)器來(lái)優(yōu)化芯片的時(shí)序入和出。同時(shí)這些專門(mén)的IO緩沖器是使能或禁止把這些寄存器封裝進(jìn)V0的一個(gè)優(yōu)化。圖16-8說(shuō)明封裝寄存器進(jìn)VO緩沖器的概念。

把寄存器放置進(jìn)I/O有許多優(yōu)點(diǎn):

在 FPGA的 I/O上的延時(shí)是最小的。

內(nèi)部更多的邏輯是可用的。

優(yōu)良的時(shí)鐘到輸出的時(shí)序

優(yōu)良的建立時(shí)間的時(shí)序

此優(yōu)化的缺點(diǎn)是放置在VO緩沖器中的寄存器不可能成為內(nèi)部邏輯的最佳放置地，如圖16-9所示。

對(duì)于在I/O和內(nèi)部邏輯二者有緊的時(shí)序要求的高速設(shè)計(jì)，如果設(shè)計(jì)協(xié)議允許在I/O添加另層流水線寄存器可能是有利的，如圖16-10所示。

如果有大量的IO寄存器，額外的流水線層次可以根據(jù)寄存器利用率和潛在的擁擠增加有效的開(kāi)銷。

當(dāng)封裝寄存器進(jìn) VO 時(shí)為高速設(shè)計(jì)可能要求額外的流水線寄存器。

因此，如果沒(méi)有緊的VO時(shí)序要求和有相對(duì)大量的O寄存器，不推薦這個(gè)優(yōu)化。

6.封裝因子

封裝因子作為百分比定義，將人工地限制FPGA中邏輯資源的利用率。例如，一個(gè)100%的封裝因子告訴布局工具所有的邏輯資源對(duì)實(shí)現(xiàn)是有效的，但是50%的封裝因子告訴工具只有總的邏輯資源一半是有效的。

這個(gè)優(yōu)化的用途是有限的，但是可以被高級(jí)的用戶使用。例如，為了對(duì)沒(méi)有包含在當(dāng)前流程中的未來(lái)邏輯保持座席，封裝因子可以按照估計(jì)的尺寸減少。這個(gè)實(shí)現(xiàn)的方便類似于在集成新的核時(shí)設(shè)計(jì)者可以作什么預(yù)計(jì)。因此，資源利用率問(wèn)題可能更早地識(shí)別。

此外，封裝因子可以利用來(lái)決定設(shè)計(jì)中凈空的數(shù)量，或者“真實(shí)的”利用率。如果有未用的邏輯元件，布局和布線工具復(fù)制邏輯元件將更充裕，有最優(yōu)布局圖以外擴(kuò)展的方式。一個(gè)邏輯元件當(dāng)它的任何部分利用來(lái)實(shí)現(xiàn)邏輯時(shí)均定義它被利用，并不需要它完全被利用。因此，百分比利用率通常是比真實(shí)的利用率高。

設(shè)置封裝因子可以幫助決定真實(shí)的利用率。

換言之，報(bào)告60%利用率的FPCA可能有比40%更多的邏輯資源可用(當(dāng)然不管利用率達(dá)到100%時(shí)布線能力問(wèn)題)。為了估計(jì)設(shè)計(jì)中真實(shí)的利用率和凈空率，封裝因子可以減少直到設(shè)計(jì)不可以正確地布線。

審核編輯：劉清