目前只完成了設(shè)計(jì)概念和硬件描述，支持部分常用32位MIPS指令（ADD， SUB， LW， SW等）。硬件描述用的是SystemVerilog語(yǔ)言，生成軟件Synplify 9.6.2。昨天我測(cè)試了執(zhí)行單元和指令控制單元，這兩個(gè)主要的組件沒(méi)大問(wèn)題，剩下的不敢保證。別抱太大期望，大一計(jì)算機(jī)工程學(xué)生能力有限。下圖是中央處理器的寄存器傳輸層的簡(jiǎn)化設(shè)計(jì)概念。

數(shù)據(jù)路徑的部分單元改造自Harris & Harris的教材“Digital Design and Computer Architecture“的微架構(gòu)例子。為了方便，我們假設(shè)內(nèi)存分為數(shù)據(jù)內(nèi)存和指令內(nèi)存?？梢?jiàn)CPU擁有常規(guī)的5級(jí)流水線（Instruction Fetch， Instruction Decode， Execute， Memory， Write Back），并有兩份數(shù)據(jù)路徑，因此超純量，理想化下每周期可同時(shí)執(zhí)行10個(gè)指令。

藍(lán)線圈的是流水線的執(zhí)行組件。

紅線圈的是數(shù)據(jù)路徑，兩個(gè)完全相同

在HDL中，我將命名兩個(gè)運(yùn)行指令為I0和I1或Instr0和Instr1，PC為PC0和PC1，下周期PC為PC0F，PC1F。

CPU的完整硬件生成：

我的設(shè)計(jì)中最有趣（也是最難完成）的部分是名為IFHU（Instruction Flow and Hazard Unit）的指令流動(dòng)及數(shù)據(jù)冒險(xiǎn)控制單元。

原稿：

它內(nèi)置了一個(gè)小型三級(jí)流水線，目的就是為了儲(chǔ)存（如果存在）指令的RD（Destination Register），Register File的目標(biāo)地址。地址在IFHU內(nèi)的流動(dòng)模擬了真正指令在處理器流水線的執(zhí)行完成度，因此每次PC從指令內(nèi)存讀出對(duì)應(yīng)指令后，指令如果是BEQ，R- Type或I-Type，他們的根寄存器的地址（RS，RT）將于存在于IFHU流水線內(nèi)的RD做對(duì)比，如果有相同地址代表會(huì)出現(xiàn)數(shù)據(jù)冒險(xiǎn)。這些結(jié)果會(huì)輸出到IFU（Instruction Flow Unit），指令控制單元，它按照以下原理決定最終指令是否為空指令以及下周期PC的值：

1. I0和I1正常：執(zhí)行兩個(gè)指令，PC0，PC1 + 8

2. I1出現(xiàn)跳躍，分支，或數(shù)據(jù)冒險(xiǎn)：執(zhí)行I0，PC0 = PC1，PC1 + 4

3. I0出現(xiàn)數(shù)據(jù)冒險(xiǎn)：不執(zhí)行，PC都不變

4. I0出現(xiàn)跳躍或分支：內(nèi)部執(zhí)行，PC0為預(yù)測(cè)或跳躍后PC，PC1 = PC0 + 4

不出錯(cuò)的話PC1應(yīng)該永遠(yuǎn)等于PC0。

下面是IFU：

IFHURegSelect：

IFHUXORComp：

IFHU的另一個(gè)重要的組件是一個(gè)簡(jiǎn)單的2位分支預(yù)測(cè)器。目前我的CPU只支持BEQ（Branch on Equal）這一個(gè)分支指令，不過(guò)剩下的也都是這一個(gè)來(lái)的。這是分支預(yù)測(cè)器FSM：

設(shè)三個(gè)狀態(tài)位元為S2S1S0。主要狀態(tài)Predict Taken，Weak Not Taken，和Strong Not Taken分別有自己的子狀態(tài)In Progress，In Progress表示已做預(yù)測(cè)，不知結(jié)果，在這個(gè)狀態(tài)下不會(huì)再做預(yù)測(cè)，確保流水線最多執(zhí)行一個(gè)分支預(yù)測(cè)。根據(jù)上面的FSM，可得出一個(gè)下個(gè)狀態(tài)的真值表：

分支預(yù)測(cè)器將先把兩個(gè)可能的PC存進(jìn)FF，然后使用預(yù)測(cè)的方向（S1）選擇預(yù)測(cè)PC。同時(shí)一個(gè)相反方向的電路（~S1）將選擇相反的PC，最終由BRsuccess（預(yù)測(cè)是否成功）來(lái)選擇最終輸出到IFU。

接下來(lái)的指令解碼流程就比較直接了。MIPS指令需要讀取的寄存器地址直接輸進(jìn)32x32位的寄存器，結(jié)果讀到RDXX。從這里起，將會(huì)有兩個(gè)數(shù)據(jù)路徑以及兩個(gè)控制單元。

寄存器或許也同時(shí)要儲(chǔ)存四個(gè)周期前的指令的計(jì)算結(jié)果或內(nèi)存數(shù)據(jù)，WA［4:0］是寫(xiě)入地址，WD［31:0］是寫(xiě)入內(nèi)容，寄存器的CLK依然和處理器同步但 FF在Falling Edge更換，保持同周期完成。SigExt是Sign Extend的縮寫(xiě)，它負(fù)責(zé)把指令的Immediate從16位擴(kuò)到32位。

32x32位的寄存器矩陣：

控制單元：

執(zhí)行單元的輸出ALUcontrol控制ALU的功能：

RegWrite和MemWrite控制寄存器和內(nèi)存是否寫(xiě)入，RISel控制執(zhí)行單元ALU的第二個(gè)輸入使用寄存器內(nèi)容還是Imm。這些控制電路會(huì)如數(shù)據(jù)電路往流水線的下一個(gè)階段進(jìn)行。

接下來(lái)是 EU（Execution Unit），執(zhí)行單元。EU以目前支持的指令來(lái)看，只需要一個(gè)多功能ALU，以后可以加一個(gè)FPU和支持SIMD擴(kuò)展的計(jì)算單元。另外RD1讀出的內(nèi)容直接接到WriteData邏輯，在SW指令里，這個(gè)將直接寫(xiě)入數(shù)據(jù)內(nèi)存。RegAddr是R-Type或I-Type指令的Write Back地址，因?yàn)榈刂吩谶@兩類指令里的位置不一樣，控制單元根據(jù)OPCode輸出的RISel邏輯會(huì)選擇對(duì)應(yīng)的地址

R-Type：0000 00ss ssst tttt ddddd000 0010 0101 （Write Back地址為d）

I-Type：1000 11ss ssst ttttiiii iiii iiii iiii （Write Back地址為t）

ALU的設(shè)計(jì)很簡(jiǎn)單，控制單元根據(jù)Funct輸出的ALUcontrol［1:0］控制ALU的功能?，F(xiàn)在只需要ADD，SUB，AND，OR。我這里懶省事了，本來(lái)想自己寫(xiě)個(gè)Carry Look-Ahead Adder但是時(shí)間來(lái)不及，直接用SV的“+”了。

這是用ModelSim測(cè)試EU的結(jié)果：

結(jié)果都正確。

接下來(lái)測(cè)一下IFHU，我用以下六個(gè)指令

如果正常的話，IFHU應(yīng)該并行執(zhí)行指令1和2，到第二個(gè)周期，指令4有冒險(xiǎn)，因此IFHU應(yīng)該只執(zhí)行指令3，并繼續(xù)讀取指令4和5，這兩個(gè)都依然有冒險(xiǎn)，所以在第三周期PC不變。

匯編器的結(jié)果：

ModelSIm運(yùn)行指令：（完全列出來(lái)）

結(jié)果：

細(xì)看一下第一周期的結(jié)果：

可見(jiàn)兩個(gè)指令都順利通過(guò)，PC都加8

第二周期：

這里的I1F為0開(kāi)頭，代表空指令，PC0 = PC1，而PC1 = PC1 + 4

第三周期：

兩個(gè)指令都成空指令，PC也不變，根預(yù)料的一樣。目前IFHU未發(fā)現(xiàn)大問(wèn)題，指令流動(dòng)正常。

剩下的就不多說(shuō)了，MEM和WB都很直接。如果不是馬上要考期末了，我會(huì)再加點(diǎn)指令，再仔細(xì)測(cè)測(cè)所有單元。本來(lái)還想來(lái)個(gè)亂序執(zhí)行設(shè)計(jì)，再放個(gè)寄存器重命名單元和保留站，但現(xiàn)在的能力有限，我想先讀幾本更深的教材。接下來(lái)我把幾個(gè)主要Module的描述發(fā)出來(lái)。