電子發(fā)燒友網(wǎng)報道（文/吳子鵬）先進封裝包括倒裝焊、2.5D封裝、3D封裝、晶圓級封裝、Chiplet等，過去幾年我國先進封裝產(chǎn)業(yè)發(fā)展迅猛。根據(jù)中國半導體協(xié)會的統(tǒng)計數(shù)據(jù)，2023年我國先進封裝市場規(guī)模達1330億元，2020年-2023年期間的年復合增長率高達14%。不過，目前國內(nèi)先進封裝市場占比僅為39.0%，與全球先進封裝市場占比48.8%相比仍有較大差距，尚有較大提升空間。

受益于AI產(chǎn)業(yè)大發(fā)展，目前全球先進封裝產(chǎn)能吃緊。隨著AI、自動駕駛等應用對芯片性能要求越來越高，后續(xù)全球和中國先進封裝產(chǎn)業(yè)仍有巨大的發(fā)展空間。在以“共筑先進封裝新生態(tài)，引領路徑創(chuàng)新大發(fā)展”為主題的第十六屆集成電路封測產(chǎn)業(yè)鏈創(chuàng)新發(fā)展論壇(CIPA 2024)上，專設“芯片設計與先進封裝技術專題論壇”，探討先進封裝的技術發(fā)展，以及先進封裝如何賦能復雜SoC設計等產(chǎn)業(yè)前沿問題。

Chiplet技術創(chuàng)新的挑戰(zhàn)

Chiplet是先進封裝重要組成部分，通常被翻譯為“芯粒”或“小芯片”，憑借高性能、低功耗、高面積使用率等優(yōu)勢，Chiplet被認為是延續(xù)摩爾定律“經(jīng)濟效益”的有效手段。

芯和半導體聯(lián)合創(chuàng)始人&總裁代文亮博士指出，Chiplet讓復雜SoC的創(chuàng)新速度明顯加快。過往，傳統(tǒng)SoC的迭代速度是18-24個月。在Chiplet技術的幫助下，科技巨頭和芯片巨頭每3個月，或者是每半年就會發(fā)布一款新品，創(chuàng)新速度明顯提升。更為重要的是，Chiplet讓算法的支持更加高效靈活，不需要全部推倒重來設計芯片，只需要替換其中的計算單元即可，顯著提升了芯片創(chuàng)新對算法支持的普適性。

芯和半導體聯(lián)合創(chuàng)始人&總裁代文亮博士

當然，作為芯片創(chuàng)新的革命性技術，Chiplet技術發(fā)展也面臨著一些挑戰(zhàn)，比如Chiplet在晶圓管理方面提升了連接復雜性、時間敏感性；管理多顆芯粒的規(guī)格可能給芯片良率帶來一定的挑戰(zhàn)；Chiplet在芯片制造方面的成本還需要得到優(yōu)化等。

對此，代文亮博士特別提到了Chiplet設計的復雜性，涉及可行性、可優(yōu)化性、可實現(xiàn)性等問題。他認為，Chiplet后期的發(fā)展模式Chiplet Store，滿足連接標準的Chiplet都可以參與到復雜SoC創(chuàng)新中。以MCU廠商為例，原本MCU并不需要做大規(guī)模的復雜SoC，但是MCU是復雜SoC里重要的一部分，因此相關廠商可以將MCU打造成為滿足連接標準的Chiplet。因此，對于Chiplet發(fā)展來說，生態(tài)系統(tǒng)是非常重要的，EDA、Fabless、IDM、晶圓代工廠要高效溝通，這也是芯和半導體打造Chiplet先進封裝平臺的主要原因。

進一步來看，要想高效利用Chiplet，離不開先進封裝技術。Chiplet讓芯片可分解成特定模塊，按封裝介質(zhì)材料和封裝工藝劃分，Chiplet的實現(xiàn)方式主要包括以下幾種：MCM、2.5D封裝、3D封裝。蘇州通富超威半導體有限公司封裝開發(fā)經(jīng)理何志丹表示，無論是何種先進封裝形式，要做的就是通過基板將Chiplet轉(zhuǎn)移到PCB板上。目前，Chiplet是“以大為美”，封裝尺寸越做越大，那么一個明顯的問題就是翹曲。

蘇州通富超威半導體有限公司封裝開發(fā)經(jīng)理何志丹

傳統(tǒng)貼片機和回流焊的方式，翹曲只有10微米左右，挑戰(zhàn)和影響并不大。在容納Chiplet的大封裝里，翹曲會達到150-200微米，因此傳統(tǒng)的封裝形式已經(jīng)不適用于Chiplet。何志丹指出，目前新產(chǎn)品的基板層數(shù)達到20層，甚至會達到26-28層，這也就意味著翹曲將會出現(xiàn)更加嚴重的問題，給引線焊接帶來了更大的挑戰(zhàn)。應對翹曲，玻璃基板是一個非常好的方式，但玻璃基板依然在探索階段。

大尺寸封裝帶來的第二個問題是散熱。先進封裝芯片在能滿足高性能計算、人工智能、功率密度增長需求的同時，散熱問題也變得更加復雜。因此，解決芯片封裝散熱問題是一項至關重要的任務。何志丹提到，今天我們聽到芯片的功耗，很多是600W、800W，功耗是非常高的。將芯片做薄，提升銅層覆蓋率是一個好的散熱解決方案。但更大更薄的芯片就會產(chǎn)生更嚴重的翹曲，更加不利于焊接。通富超威半導體在解決散熱方面的一個解決方案是在TIM材料上采用面積大、熱度小的材料。

先進封裝賦能大算力芯片創(chuàng)新

賦能高性能計算是先進封裝技術發(fā)展的主要推動力，反過來說，先進封裝是打造大算力芯片的重要手段。天芯互聯(lián)產(chǎn)品總監(jiān)張偉杰表示，當前算力每12個月翻一倍，算力高能效是非常重要的，需要先進封裝實現(xiàn)高集成、高密度，并要求供電模塊實現(xiàn)小型化。

天芯互聯(lián)產(chǎn)品總監(jiān)張偉杰

在先進封裝方面，2.5D/3D封裝是產(chǎn)業(yè)后續(xù)發(fā)展的方向，板級扇出也能提升系統(tǒng)性能。天芯互聯(lián)目前正在做這方面的工作，比如該公司在先進封裝與系統(tǒng)集成解決方案方面提供工藝流程、仿真服務、封裝仿真等服務。張偉杰以一款5nm芯片為例，基于天芯互聯(lián)的方案，在5500×4800um的Wafer上實現(xiàn)4顆AI計算die的互聯(lián)，打造多核架構，能夠減少Fan-out信號數(shù)量，降低基板難度。

基于Chiplet和先進封裝技術的大算力芯片，一個重要的特性是異構集成，因此電源網(wǎng)絡會越來越復雜，如何優(yōu)化電源也是重要一環(huán)。張偉杰稱，從數(shù)據(jù)中心的電源架構來看，從380V交流轉(zhuǎn)換到220V和直流，然后再轉(zhuǎn)換到48V供電。同時，在新的供電架構下，48V依然會轉(zhuǎn)化為0.8V或者是1.2V，要保證效率，電流就會非常大，對于電源模塊的散熱和通用能力有更高的要求。天芯互聯(lián)能夠依托晶圓級封裝（WLP）、系統(tǒng)級封裝（SiP）和板級扇出封裝(FOPLP)平臺提供領先的電源系統(tǒng)方案。比如在板級扇出封裝(FOPLP)平臺里，天芯互聯(lián)把GaN、控制芯片和電感合封，不僅效率更高、體積更小，而且還可以實現(xiàn)共同散熱。

在高性能計算芯片方面，最典型的例子是GPGPU。當前，GPGPU依然是AI訓練任務的基石。根據(jù)Verified Market Research預測，2028年全球GPU市場規(guī)模將達到2465.1億美元，主要應用領域包括AI、數(shù)據(jù)中心和智能汽車等。蕪湖立德智興半導體有限公司CTO李元雄專門分析了萬億晶體管級的GPU芯片如何通過先進封裝技術來實現(xiàn)。

蕪湖立德智興半導體有限公司CTO李元雄

李元雄指出，萬億晶體管規(guī)模的GPU的實現(xiàn)方式就是橫向擴展和堆疊。在堆疊方面，英特爾公司采用的是3D封裝技術Foveros，可以在處理器制造過程中以垂直方式堆疊計算模塊，而不是傳統(tǒng)的水平方式。臺積電則采用了SoIC（系統(tǒng)級集成單芯片），能夠在創(chuàng)造鍵合界面讓計算模塊可以直接堆疊在芯片上。封裝技術主要指標為凸點間距，凸點間距越小，封裝集成度越高、難度越大。臺積電的3D SoIC的凸點間距最小可達6um，居于所有封裝技術首位。為了實現(xiàn)這種堆疊，還需要配套的連接技術，比如臺積電使用的高密度硅通孔（TSV），和高精度納米級的混合鍵合（Hybrid bonding）。

在橫向拓展上主要手段有扇出型晶圓級封裝工藝等，需要重構晶圓，挑戰(zhàn)在于保證重構晶圓達到一定的精度。立德智興提供了一款關鍵設備，不僅提升了重構晶圓的精度，還提供自動光學檢測，來提升芯片的可靠性。

結(jié)語

先進封裝是當前和未來芯片產(chǎn)業(yè)發(fā)展的重點，是打造高性能計算芯片的主要手段。當然，無論是Chiplet，還是2.5D/3D封裝，都有一些額外的挑戰(zhàn)，比如大封裝的翹曲和散熱，異構集成的供電等問題。產(chǎn)業(yè)界依然在探索如何用更好的方式實現(xiàn)先進封裝，這也需要制造和封裝巨頭起到更好的引導作用，先進封裝需要標準引領。