SMT僅僅是用來提高NMOS 的速度，當工藝技術(shù)發(fā)展到45nm 以下時，半導體業(yè)界迫切需要另一種表面薄膜層應力技術(shù)來提升PMOS 的速度。在SMT技術(shù)的基礎(chǔ)上開發(fā)出的接觸刻蝕阻擋層應變技術(shù)（Contact Etch Stop Layer,CESL），它是利用Si3N4產(chǎn)生單軸張應力來提升 NMOS 速度和單軸壓應力來提升［110］晶向上PMOS速度的應變技術(shù)。該應變技術(shù)僅適用于45nm 及其以下工藝的短溝道器件，長溝道幾乎不會獲得好處。

如圖2-15所示，與應力記憶技術(shù)類似，接觸刻蝕阻擋層應變技術(shù)也是利用覆蓋層 Si3N4會在溝道［110］方向產(chǎn)生單軸的張應力，從而減小溝道方向的電子電導有效質(zhì)量和散射概率，提高 NMOS的速度。

如圖2-16所示，對于PMOS，接觸刻蝕阻擋層應變技術(shù)是利用覆蓋層Si3N4在PMOS溝道［110］方向產(chǎn)生單軸的壓應力，該方向上的壓應力可以使價帶能帶發(fā)生分裂，重空穴帶離開價帶頂，輕空穴帶占據(jù)價帶頂，從而減小溝道方向的空穴的電導有效質(zhì)量，提高PMOS的速度。

在CMOS 工藝制程中，SiON 被作為接觸孔刻蝕阻擋層和防止 BPSG中的B、P析出向襯底擴散，為了有效利用該層薄膜的應力可以通過調(diào)整工藝條件把SiON 薄膜材料改為Si3N4薄膜材料。如2.1.5節(jié)所述，在淀積Si3N4薄膜的 PECVD工藝中，SiN4和NH3分別提供硅原子和氮原子，Si3N4薄膜中也會含有H 原子，它主要以Si-H和N-H的形式存在。通過改變H原子的含量可以調(diào)節(jié)Si3N4薄膜的應力，H原子的含量越高Si3N4薄膜的應力就越小，早期的工藝是通過控制氣體的比例、高頻電源功率和反應溫度來調(diào)節(jié)H 原子的含量，但是隨著工藝制程要求Si3N4薄膜的應力越來越高，更先進的工藝制程中引入紫外光照射條件，利用紫外光可以打斷Si3N4薄膜中的Si-H和N-H 鍵，形成更強的Si-H鍵。利用紫外光照射的工藝主要是淀積張應力的Si3N4薄膜，它被用來提高 NMOS 的速度。

與淀積張應力的Si3N4薄膜不同，可以利用雙頻射頻電源的PECVD淀積壓應力的Si3N4薄膜，雙頻射頻電源是指它包含高頻射頻電源和低頻電源。淀積壓應力的Si3N4薄膜的氣體源除了包含SiN4和NH3外，還包含H2和Ar（或者N2）。利用高頻射頻電源可以電解重原子氣體 Ar，形成Ar+等離子體（或者稱為 Plasma），再利用低頻電源加速 Ar+離子形成高能離子體，然后利用高能離子的體轟擊效應，使得Si3N4薄膜更為致密，形成壓應力。

圖2-17所示為接觸刻蝕阻擋層應變技術(shù)的工藝流程。