隨著集成電路工藝技術(shù)的不斷發(fā)展，為了提高集成電路的集成度，同時(shí)提升器件的工作速度和降低它的功耗，集成電路器件的特征尺寸不斷按比例縮小，工作電壓不斷降低。為了有效抑制短溝道效應(yīng)，除了源漏的結(jié)深不斷降低和溝道的摻雜濃度也不斷增加外，柵氧化層的厚度也不斷降低，從而提高柵電極電容，達(dá)到提高柵對(duì)溝道的控制能力，同時(shí)調(diào)節(jié)閾值電壓。柵氧化層的厚度是隨著溝道長(zhǎng)度的減小而近似線性降低的，每一代大概是前一代的0.7倍左右，從而獲得足夠的柵控能力。另外，隨著柵氧化層厚度的不斷降低，MOS 管的驅(qū)動(dòng)能力也會(huì)相應(yīng)提高。

20 世紀(jì)60年代，最初的柵極材料是鋁金屬，氧化層的介質(zhì)層是純二氧化硅，柵極疊層結(jié)構(gòu)是由純二氧化硅和金屬柵極組成。后來(lái)開(kāi)發(fā)出多晶硅柵極，柵極疊層結(jié)構(gòu)變?yōu)橛杉兌趸韬椭負(fù)诫s的多晶硅柵極組成。因?yàn)橥ㄟ^(guò)多晶硅柵極可以實(shí)現(xiàn)自對(duì)準(zhǔn)，另外也可通過(guò)調(diào)節(jié)摻雜多晶硅柵的類(lèi)型調(diào)節(jié)器件的閾值電壓。NMOS 柵極的多晶硅摻雜類(lèi)型是n 型，PMOS柵極的多晶硅摻雜類(lèi)型是p 型。對(duì)于厚度大于4nm 的柵氧化層，它是理想的絕緣體，因?yàn)镾iO2的禁帶寬度高達(dá)9eV，Si的禁帶寬度是1.12eV，它們之間會(huì)形成巨大的勢(shì)壘高度，在器件正常的偏置電壓的條件下，電子或者空穴不可能越過(guò)柵氧化層與硅形成的勢(shì)壘，所以不會(huì)形成柵極漏電流。

圖2-18所示為 NMOS的能帶圖，圖2-18a 是柵氧化層的厚度大于4nm，襯底與柵之間沒(méi)有形成明顯的漏電流。隨著柵氧化層厚度的不斷降低，當(dāng)純二氧化硅的厚度小于3nm 時(shí)，它不再是理想的絕緣體，柵極與襯底之間將會(huì)出現(xiàn)明顯的量子隧穿效應(yīng)，襯底的電子以量子的形式穿過(guò)柵介質(zhì)層進(jìn)入柵，形成柵極漏電流。柵極漏電流會(huì)隨著柵氧化層厚度的減小而呈現(xiàn)指數(shù)級(jí)增長(zhǎng)，柵氧化層物理厚度每減小0.2nm，隧穿電流就增大10倍，柵極漏電流增加會(huì)導(dǎo)致集成電路的功耗急劇增加，功耗增加導(dǎo)致集成電路發(fā)熱從而影響集成電路的可靠性。另外，PMOS多晶硅柵極中的硼離子也會(huì)穿過(guò)柵介質(zhì)層進(jìn)入襯底，導(dǎo)致閾值電壓漂移。圖2-18b是柵氧化層的厚度小于3nm 時(shí)，多晶硅柵極的空穴不再進(jìn)入柵氧化層的價(jià)帶，而是表現(xiàn)為波動(dòng)性，直接以量子的形式隧穿柵氧化層的梯形勢(shì)壘，進(jìn)入襯底形成漏電流。圖2-19所示為1.8V NMOS 和1.8V PMOS 的柵極漏電流方向。NMOS 的柵極漏電流是由柵極流向襯底，PMOS 的柵極漏電流是由襯底流向柵極。

當(dāng)集成電路器件的特征尺寸進(jìn)入0.18μm時(shí)，柵氧化層的厚度小于3nm，半導(dǎo)體業(yè)界利用SiON 代替純二氧化硅作為柵氧化層的介質(zhì)層的材料。SiON 具有三方面的優(yōu)點(diǎn)：第一點(diǎn)是SiON具有較高的介電常數(shù)，在相同等效柵電容的情況下，SiON 會(huì)具有更厚的物理氧化層；第二點(diǎn)是 SiON具有較高的電子絕緣特性，在相同物理厚度的情況下，利用SiON 作為柵氧化層的柵極漏電流大大降低；第三點(diǎn)是 SiON 中的氮元素對(duì)PMOS 多晶硅柵極摻雜的硼離子具有較好的阻擋作用，SiON可以防止硼離子在熱退火處理的過(guò)程中擴(kuò)散并越過(guò)柵氧化層到達(dá)襯底的溝道中影響器件的閾值電壓。

早期生長(zhǎng)柵氧化層 SiON 材料是利用爐管預(yù)先淀積一層純二氧化硅薄膜，然后再利用原位和非原位熱處理氮化二氧化硅薄膜形成 SiON 薄膜，氮化的氣體是N2O、NO 和NH3中的一種或幾種。這種工藝技術(shù)簡(jiǎn)單，缺點(diǎn)是摻雜氮元素的含量太少，對(duì)硼離子的阻擋作用有限，并且SiON 中的復(fù)元素不是均勻分布在柵氧化層中的，它主要分布在靠近SiO2和Si襯底的界面，造成SiO2和Si 襯底之間的界面缺陷，會(huì)導(dǎo)致溝道的載流子散射，降低載流子的遷移率。用爐管熱處理氮化得到的氮氧化硅（SiON）主要應(yīng)用于工藝特征尺寸在0.11μm及以上的工藝技術(shù)。

隨著工藝特征尺寸進(jìn)入90nm 及以下，柵氧化層厚度縮小到2nm 左右，柵極漏電流和硼離子擴(kuò)假變得越來(lái)越嚴(yán)重，這就要求作力柵氧化層的氮氧化硅的氮元素含量越來(lái)越高，同時(shí)使它靠近上表面從而改善SiO2和Si襯底之間的界面。更先進(jìn)的等離子氮化工藝被應(yīng)用于生長(zhǎng)柵氧化層SiON材料，以提高柵介質(zhì)層中的氮含量，并較好的控制氮的分布。這種技術(shù)也是首先利用爐管預(yù)先淀積一層純二氧化硅薄膜，然后利用氮?dú)夂投栊詺怏w（如氦氣或氬氣）的混合氣體，在磁場(chǎng)和電場(chǎng)感應(yīng)下產(chǎn)生活性極強(qiáng)的氮等離子體，同時(shí)活性極強(qiáng)的氮等離子體會(huì)撞擊二氧化硅薄膜表面，形成斷裂的硅氧鍵，活性極強(qiáng)的氮離子會(huì)取代部分?jǐn)嗔训墓柩蹑I中的氧的位置，并在后續(xù)的熱退火步驟中形成穩(wěn)定的硅氮鍵，從而使氮元素靠近上表面。

由于MOS器件的柵漏電流與柵氧化層的厚度成指數(shù)關(guān)系，隨著工藝特征尺寸進(jìn)入45nm，柵氧化層 SiON的厚度小于2nm，將引起不希望的高柵漏電流，導(dǎo)致整個(gè)芯片的待機(jī)功耗急劇增加、可靠性問(wèn)題和柵介質(zhì)層完整性問(wèn)題，所以用由SiON 和多晶硅組成的柵極疊層結(jié)構(gòu)已經(jīng)不能滿足 MOSPET 器件高性能的要求。另外，NMOS 柵極漏電流是柵氧化層物理厚度縮小的主要制約因素，NMOS的柵漏電流是 PMOS柵漏電流的10 倍，因?yàn)闁怕╇娏髦饕怯奢d流子的隧穿引起的，而空穴隧穿要通過(guò)更高的勢(shì)壘。

2007年1月，Intel 公司宣布在45nm 技術(shù)節(jié)點(diǎn)利用新型High-k（高K介電常數(shù)）介質(zhì)材料HfO2，來(lái)代替?zhèn)鹘y(tǒng) SiON 作為柵介質(zhì)層來(lái)改善柵極漏電流問(wèn)題，同時(shí)利用金屬柵代替多晶硅柵，開(kāi)發(fā)出HKMG工藝。