賽題發(fā)布

COMPETITION RELEASE

2024中國研究生創(chuàng)芯大賽·EDA精英挑戰(zhàn)賽（原“集成電路EDA設(shè)計(jì)精英挑戰(zhàn)賽”）現(xiàn)已正式拉開帷幕。作為核心出題企業(yè)之一思爾芯（S2C），已經(jīng)為你們準(zhǔn)備了全新的挑戰(zhàn)。

今年的賽題，我們更加聚焦于數(shù)字集成電路設(shè)計(jì)的核心領(lǐng)域，直擊當(dāng)前超大規(guī)模設(shè)計(jì)下硬件仿真的技術(shù)難點(diǎn)：設(shè)計(jì)并優(yōu)化一種高效的超圖分割算法。該技術(shù)可以加速設(shè)計(jì)驗(yàn)證流程，提升整體設(shè)計(jì)效率與質(zhì)量。這不僅是對你們算法設(shè)計(jì)的考驗(yàn)，也是對你們在EDA相關(guān)領(lǐng)域知識、程序編寫與調(diào)試技巧的全面挑戰(zhàn)。

并肩作戰(zhàn)，共創(chuàng)輝煌！

在這場充滿智慧與激情的競技場上，你并不孤單。思爾芯的專家團(tuán)隊(duì)已整裝待發(fā)，他們擁有豐富的行業(yè)經(jīng)驗(yàn)和深厚的專業(yè)知識，將全程陪伴在每一位選擇思爾芯賽題的參賽者身邊，解答疑惑，提供指導(dǎo)，助力你們攀登技術(shù)高峰，邁向榮耀之巔。

時(shí)不我待，火速行動！

暑期時(shí)光匆匆流逝，正是我們揮灑汗水、追逐夢想的最佳時(shí)機(jī)。不要再猶豫，不要再等待，是時(shí)候?qū)⒛愕?a href="http://www.www27dydycom.cn/v/" target="_blank">創(chuàng)意與才華投入到這場充滿挑戰(zhàn)與機(jī)遇的賽事中來。

我們相信，每一位參賽者都擁有無限的潛力與可能，期待你們的表現(xiàn)，挑戰(zhàn)自我，突破極限，展現(xiàn)出令人矚目的杰出表現(xiàn)！

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賽題名稱

考慮邏輯復(fù)制的超圖分割算法設(shè)計(jì)

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賽題背景

隨著集成電路設(shè)計(jì)規(guī)模越來越大，硬件仿真平臺難以用單個(gè) FPGA (Field-Programmable Gate Array) 仿真高達(dá)數(shù)十億門規(guī)模的設(shè)計(jì)。因此，我們需要應(yīng)用多 FPGA 系統(tǒng)處理此類工程。圖 1 中展示了一個(gè)由 4 顆 FPGA 組成的仿真系統(tǒng)。在實(shí)際應(yīng)用中，大規(guī)模的設(shè)計(jì)可能會調(diào)用包含數(shù)十顆 FPGA 的系統(tǒng)，在這種情景下，分割算法的質(zhì)量和速度成為了新的挑戰(zhàn)。如果不能保證合理的分割結(jié)果，DUT (Design Under Test) 的運(yùn)行頻率會受到極大的影響。一個(gè)好的分割算法可以在可控的時(shí)間內(nèi)給出一個(gè)對時(shí)序優(yōu)化有利的且易于 FPGA 內(nèi)部布局布線的分割結(jié)果。與此同時(shí)，對于部分特定電路邏輯的復(fù)制也可用來輔助優(yōu)化分割結(jié)果。圖 1 Quad VU440 Prodigy 芯神瞳邏輯系統(tǒng)

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賽題Chair

為了更好的提升賽題質(zhì)量，促進(jìn)產(chǎn)教融合，今年EDA大賽每道賽題聘請一位高校專家作為賽題Chair（賽題負(fù)責(zé)人），牽頭教育學(xué)術(shù)界專家，與企業(yè)命題專家一起負(fù)責(zé)賽題的命制、實(shí)施、答辯評審等工作。

陶俊

復(fù)旦大學(xué)

陶俊，復(fù)旦大學(xué)微電子學(xué)院教授、博導(dǎo)，IEEE高級會員，長期從事集成電路EDA算法等研究。已在本領(lǐng)域的權(quán)威國際期刊和會議包括IEEE Trans. on CAD、IEEE Trans. on VLSI、JSSCC、DAC、ICCAD等上發(fā)表論文50余篇。多次擔(dān)任國際學(xué)術(shù)會議DAC、ASPDAC、ICSICT等技術(shù)委員會成員。多次承擔(dān)/參與國家自然科學(xué)基金、國家科技重大專項(xiàng)、國家重點(diǎn)研發(fā)計(jì)劃項(xiàng)目等。

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賽題指南