賽靈思UltraScale架構(gòu)的增強(qiáng)功能結(jié)合Vivado設(shè)計(jì)套件的省時(shí)工具能幫助您更快打造出色系統(tǒng)。

許多市場(chǎng)和應(yīng)用都對(duì)系統(tǒng)帶寬和處理功能需求顯著增長(zhǎng)。無(wú)論是有線或無(wú)線通信、數(shù)字視頻還是圖像處理，更高的數(shù)據(jù)吞吐量要求都實(shí)現(xiàn)相同的結(jié)果，那就是所有系統(tǒng)組件的流量和要求都在提升。通過(guò)并行和串行I/O到達(dá)片上的數(shù)據(jù)也越來(lái)越多。數(shù)據(jù)必須經(jīng)過(guò)緩存，然后再次以DDR存儲(chǔ)器形式通過(guò)并行I/O或以串行存儲(chǔ)器標(biāo)準(zhǔn)（如混合內(nèi)存立方體（HMC）和MoSys 帶寬引擎）形式再次通過(guò)串行I/O。數(shù)據(jù)從并行和串行I/O返回后，在傳送到下個(gè)目的地之前必須在邏輯和DSP中進(jìn)行處理。

由于諸多原因，系統(tǒng)處理要求越來(lái)越復(fù)雜。以更高數(shù)據(jù)速率傳輸?shù)母髷?shù)據(jù)包要求并行數(shù)據(jù)總線更寬，而且頻率更高。為高效處理數(shù)據(jù)，往往要在單一器件上構(gòu)建整個(gè)系統(tǒng)，從而避免因兩個(gè)FPGA之間發(fā)送大量數(shù)據(jù)引起的相關(guān)時(shí)延遲和功耗問(wèn)題。因此需求更密集的具有更多功能的FPGA。重要的是，在提升高功能FPGA利用率的同時(shí)，必須保持能以最高性能運(yùn)行，以避免器件填充時(shí)性能下降。

讓復(fù)雜的高容量器件實(shí)現(xiàn)高利用率聽(tīng)起來(lái)可能對(duì)設(shè)計(jì)人員來(lái)說(shuō)是一項(xiàng)很艱巨的任務(wù)。賽靈思提供了大量解決方案，旨在縮短設(shè)計(jì)時(shí)間，讓設(shè)計(jì)人員集中精力實(shí)現(xiàn)產(chǎn)品差異化，從而從市場(chǎng)中脫穎而出。

結(jié)合使用高性能并行SelectIO和高速串行收發(fā)器連接功能，可在UltraScale FPGA之間實(shí)現(xiàn)數(shù)據(jù)傳輸。

UltraScale架構(gòu)

為了解決普遍存在的市場(chǎng)難題，賽靈思近期推出了UltraScale？架構(gòu)（如圖1所示），可提供前所未有的系統(tǒng)集成度、高性能和出色的功能。賽靈思用這款全新架構(gòu)創(chuàng)建了兩款高性能FPGA系列產(chǎn)品。賽靈思 Virtex？ UltraScale與Kintex？ UltraScale系列相結(jié)合，能滿足多種不同系統(tǒng)要求，著重通過(guò)大量技術(shù)創(chuàng)新與進(jìn)步降低總功耗。UltraScale技術(shù)共享大量構(gòu)建塊，能提供可擴(kuò)展的架構(gòu)，并針對(duì)多種不同的市場(chǎng)需求精心優(yōu)化。

增加系統(tǒng)帶寬

在進(jìn)行任何信號(hào)處理或數(shù)據(jù)操作之前，數(shù)據(jù)首先要到達(dá)目的地。目前已有大量串行和并行協(xié)議和標(biāo)準(zhǔn)專門滿足目標(biāo)應(yīng)用的特定需求。大多數(shù)標(biāo)準(zhǔn)的一個(gè)共同宗旨就是提升整體數(shù)據(jù)吞吐量，從而支持大量信息以越來(lái)越高的速數(shù)據(jù)速率進(jìn)行系統(tǒng)傳輸。

結(jié)合使用高性能并行SelectIO和高速串行收發(fā)器連接功能，可在UltraScale FPGA之間實(shí)現(xiàn)數(shù)據(jù)傳輸。I/O模塊通過(guò)靈活的I/O標(biāo)準(zhǔn)和電壓支持可實(shí)現(xiàn)先進(jìn)的存儲(chǔ)器接口和網(wǎng)絡(luò)協(xié)議。UltraScale架構(gòu)中的不同串行收發(fā)器數(shù)據(jù)傳輸速率高達(dá)16.3 Gbps，能提供主流串行協(xié)議所需的所有性能，最高支持32.75 Gbps，能滿足25G+背板設(shè)計(jì)的要求，相對(duì)于前一代收發(fā)器而言能大幅降低單位比特的功耗。UltraS-cale FPGA中的所有收發(fā)器都支持PCI Express？ Gen3和Gen4所需的數(shù)據(jù)速率，而PCI Express的集成塊則支持基于UltraScale架構(gòu)的FPGA，最高能支持x8 Gen3端點(diǎn)和Root Port設(shè)計(jì)。

數(shù)據(jù)時(shí)鐘功能與緩沖

所有同步系統(tǒng)都要依靠一個(gè)或多個(gè)時(shí)鐘信號(hào)來(lái)實(shí)現(xiàn)電路同步。系統(tǒng)性能提升要求以更大器件容量提高時(shí)鐘頻率，并要求改進(jìn)時(shí)鐘靈活性，降低總時(shí)鐘功耗。

UltraScale架構(gòu)采用功能強(qiáng)大的經(jīng)過(guò)重新架構(gòu)設(shè)計(jì)的時(shí)鐘管理電路系統(tǒng)，包括時(shí)鐘綜合、緩沖和路由組件，能提供功能強(qiáng)大的框架，滿足設(shè)計(jì)要求。時(shí)鐘網(wǎng)絡(luò)支持FPGA中極為靈活的時(shí)鐘分布，從而能最大限度地減少與時(shí)鐘信號(hào)相關(guān)的偏移、功耗和延遲。此外，時(shí)鐘管理技術(shù)緊密結(jié)合專用存儲(chǔ)器接口電路系統(tǒng)，可支持DDR4等高性能外部存儲(chǔ)器。時(shí)鐘細(xì)分和新型門控時(shí)鐘粒度技術(shù)相對(duì)于現(xiàn)有的FPGA而言能進(jìn)一步加強(qiáng)對(duì)時(shí)鐘功耗的控制。

相對(duì)于前一代FPGA以及同類競(jìng)爭(zhēng)性FPGA，全局功能時(shí)鐘緩沖器數(shù)量的大幅增加有助于顯著提升設(shè)計(jì)人員的生產(chǎn)力。此前，全局緩沖器的使用要非常節(jié)省，F(xiàn)PGA中心只有32個(gè)全局時(shí)鐘緩沖器。UltraScale架構(gòu)能在架構(gòu)中自由分布全局功能時(shí)鐘緩沖器，從而在需要時(shí)就能提供資源，不用再那么節(jié)省了。此外，賽靈思相對(duì)于前一代FPGA而言大幅簡(jiǎn)化了時(shí)鐘緩沖器類型，且保留了所有時(shí)鐘切換、時(shí)鐘分頻和時(shí)鐘使能功能，從而獲得大量靈活的高功能時(shí)鐘緩沖器，能在需要時(shí)提供全部功能。

數(shù)據(jù)的存儲(chǔ)、處理和路由

任何系統(tǒng)的關(guān)鍵都在于其處理、操作和轉(zhuǎn)換接收到的數(shù)據(jù)的能力（如圖2所示）。系統(tǒng)復(fù)雜性的提升，要求將通用架構(gòu)與更專業(yè)的功能（專門針對(duì)具體類型的數(shù)據(jù)處理）相結(jié)合。

如今的FPGA架構(gòu)集成眾多組件：含有六輸入查詢表（LUT）和觸發(fā)器的可配置邏輯塊（CLB）、帶27x18乘法器的DSP Slice、帶內(nèi)置FIFO和ECC支持的36Kb Block RAM等。這些資源通過(guò)大量的高性能、低時(shí)延互聯(lián)緊密連接在一起。

除了邏輯功能之外，CLB還提供移位寄存器、乘法器和進(jìn)位邏輯功能，并能配置LUT為分布式存儲(chǔ)器來(lái)配合高功能可配置Block RAM。DSP Slice（包括全新的96位寬XOR功能、更寬的27位預(yù)加法器和30位輸入）執(zhí)行大量獨(dú)立功能，其中包括乘法累加、乘法加法和模式檢測(cè)等。除了器件互聯(lián)之外，在采用第二代SSI 3DIC技術(shù)支持的器件中，信號(hào)可采用專用低時(shí)延接口模塊在超級(jí)邏輯區(qū)域之間傳輸。這種整合的路由資源能方便地支持下一代數(shù)據(jù)總線寬度，從而讓器件利用率達(dá)到90%以上。

簡(jiǎn)化設(shè)計(jì)挑戰(zhàn)

UltraScale架構(gòu)帶來(lái)的架構(gòu)增強(qiáng)功能可幫助設(shè)計(jì)人員在相同區(qū)域打包更多設(shè)計(jì)方案，但同時(shí)器件尺寸也在增大。，其結(jié)果就是單器件能載入更多設(shè)計(jì)，這是一大優(yōu)勢(shì)，但也給設(shè)計(jì)團(tuán)隊(duì)帶來(lái)了巨大壓力，必須快速實(shí)現(xiàn)指定設(shè)計(jì)，從而讓最終產(chǎn)品盡可能快的上市。利用UltraScale架構(gòu)和協(xié)同優(yōu)化的Vivado？設(shè)計(jì)套件，賽靈思能夠打造出多個(gè)省時(shí)、生產(chǎn)力更高的解決方案。

集成核心功能

高度靈活的可編程性這一極具價(jià)值的功能與諸多事情一樣，要想有所得就要付出代價(jià)。利用可編程資源構(gòu)建的功能可能比專門針對(duì)該功能的模塊尺寸更大，甚至可能速度更慢。當(dāng)然，F(xiàn)PGA本質(zhì)上明顯的優(yōu)勢(shì)就是具有可編程性，但賽靈思FPGA實(shí)現(xiàn)了專門功能、集成IP的

適當(dāng)平衡，能幫助用戶快實(shí)現(xiàn)常用功能（圖3）。UltraScale架構(gòu)包含針對(duì)常見(jiàn)通信協(xié)議的集成模塊。Kintex UltraScale和Virtex UltraScale器件中包含針對(duì)PCI Express、100G Ethernet和150G Interlaken的多個(gè)集成模塊，且都經(jīng)過(guò)全面測(cè)試和驗(yàn)證，能確保實(shí)現(xiàn)功能。

除了通信協(xié)議之外，每個(gè)I/O Bank都包含一個(gè)可編程存儲(chǔ)器PHY，能用存儲(chǔ)器接口生成器（MIG）工具進(jìn)行配置。這充分說(shuō)明了根據(jù)需要進(jìn)行集成的特性。存儲(chǔ)器PHY和一些控制邏輯可創(chuàng)建為可編程專用函數(shù)，但存儲(chǔ)器接口的數(shù)字部分用器件架構(gòu)構(gòu)建，針對(duì)不同模式提供所有必需的定制與支持，而這則是專門電路所難以實(shí)現(xiàn)的。

在器件架構(gòu)中有大量其它模塊，專門設(shè)計(jì)用于執(zhí)行特定功能，同時(shí)保持可編程性。設(shè)計(jì)人員能以不同深度和廣度來(lái)配置這些模塊存儲(chǔ)器，以級(jí)聯(lián)成更大型的低功耗陣列。DSP Slice具有許多模式，能讓用戶根據(jù)所選功能訪問(wèn)模塊的不同組件。因此除了門和寄存器之外，UltraScale架構(gòu)上能實(shí)現(xiàn)大量豐富的功能。

可定制、可重復(fù)的IP能提高生產(chǎn)力

每個(gè)設(shè)計(jì)都包含許多不同架構(gòu)構(gòu)建塊，相互連接構(gòu)成系統(tǒng)。行業(yè)內(nèi)有些功能已經(jīng)非常完備了，從經(jīng)濟(jì)性角度講完全可以將它們做成專用的固定功能模塊。然而，最佳設(shè)計(jì)方法是采用可編程邏輯構(gòu)建功能，并經(jīng)過(guò)驗(yàn)證，隨時(shí)按需重用。這種IP概念已經(jīng)存在了很多代，但賽靈思近期推出了一些生產(chǎn)力增強(qiáng)特性（圖4）。

即插即用IP

2012年，賽靈思采用ARM？AMBA？ AXI4接口作為即插即用IP的標(biāo)準(zhǔn)接口。采用統(tǒng)一的標(biāo)準(zhǔn)接口相比過(guò)去能大幅簡(jiǎn)化IP集成，將多種不同接口整合到一個(gè)，設(shè)計(jì)人員也不必去掌握多種不同的接口。UltraScale架構(gòu)繼續(xù)受益于AXI4互聯(lián)的靈活性和可擴(kuò)展性，從而幫助設(shè)計(jì)人員實(shí)現(xiàn)最快的產(chǎn)品上市進(jìn)程，同時(shí)采用AXI4-Lite和AXI4-Stream等不同AXI4互聯(lián)協(xié)議優(yōu)化IP性能、面積和功耗。

Vivado IP Packager和IP Catalog采用IP-XACT標(biāo)準(zhǔn)（該標(biāo)準(zhǔn)最初由SPIRIT聯(lián)盟作為工具流程中封裝、集成和重用IP的標(biāo)準(zhǔn)結(jié)構(gòu)推出）。IP-XACT現(xiàn)已獲得IEEE的批準(zhǔn)（IEEE1685-2009）。Vivado IP Packager采用在本地或共享驅(qū)動(dòng)器上可擴(kuò)展IPCatalog中提供的約束、測(cè)試平臺(tái)和文檔來(lái)創(chuàng)建設(shè)計(jì)。采用Vivado IP Catalog，用戶能夠?qū)⒆约旱腎P、賽靈思的IP以及第三方IP無(wú)縫集成在一起，從而確保設(shè)計(jì)團(tuán)隊(duì)輕松一致地分享所有IP。

Vivado IP Integrator

Vivado IP Integrator（Vivado IPI）（圖5）是以IP為中心的設(shè)計(jì)流程，可加速系統(tǒng)集成進(jìn)度，更輕松快捷地將不同組成部分組建成系統(tǒng)。利用交互式圖形用戶界面，IPI提供IP接口的智能自動(dòng)連接、一鍵式IP子系統(tǒng)生成和強(qiáng)大的調(diào)試功能，可幫助設(shè)計(jì)人員輕松快捷地連接其IPCatalog中的任何乃至全部IP。這種功能使得設(shè)計(jì)人員能快速組裝復(fù)雜系統(tǒng)，包括來(lái)自多種來(lái)源的設(shè)計(jì)資源——一些免費(fèi)的、一些購(gòu)買的、一些內(nèi)部創(chuàng)建的——并且能清楚掌握所有構(gòu)建塊都能得到正確配置。從概念到調(diào)試從未如此神速。

簡(jiǎn)而言之，UltraScale架構(gòu)在許多關(guān)鍵方面進(jìn)行了架構(gòu)創(chuàng)新，能成功滿足下一代高性能設(shè)計(jì)的嚴(yán)格要求。像UltraScale這樣，能確保使用系統(tǒng)頻率越來(lái)越高的寬數(shù)據(jù)總線來(lái)實(shí)現(xiàn)設(shè)計(jì)，是成功開(kāi)展設(shè)計(jì)工作的必要組成部分。不過(guò)，隨著器件尺寸和復(fù)雜度的提升，幫助設(shè)計(jì)人員不斷提高生產(chǎn)力變得至關(guān)重要。賽靈思提供集成塊和預(yù)驗(yàn)證IP組合，能為設(shè)計(jì)人員帶來(lái)加快實(shí)現(xiàn)出色解決方案所需的全部工具。