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有極性電容,原理圖和PCB把管腳搞反了?

貿(mào)澤電子設(shè)計(jì)圈 ? 來源:互聯(lián)網(wǎng) ? 作者:佚名 ? 2017-10-31 16:12 ? 次閱讀
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1、有極性的電容,原理圖和PCB把管腳搞反了?

2.電源和地忘記接了。。。。還有接反的。。。

3、連接器的線序搞反了

4、RX、TX接反了。。。

串口RX,TX畫的時(shí)候心里默念不要接反,不要接反,板子貼片回來測試,果然串口不通。

5、想當(dāng)然的寫一個(gè)封裝,結(jié)果沒有這個(gè)規(guī)格的器件。百度文庫下載datasheet,結(jié)果根本買不到這個(gè)器件。

6、直接抄電路,結(jié)果器件根本買不著。

曾經(jīng)一個(gè)做智能鎖的團(tuán)隊(duì),電路直接抄三星的智能鎖,結(jié)果里面一個(gè)電容式觸摸按鍵控制器,是韓國產(chǎn)的很難買到,而且沒有什么代理和支持。純靠自己試驗(yàn)和摸索。

7、選擇電容的時(shí)候,只考慮容量,沒有考慮耐壓,結(jié)果這么大的封裝放不下滿足規(guī)格電容。

8、選擇電阻的時(shí)候,只看阻值,不看功耗。

9、畫完P(guān)CB,不看DRC報(bào)告,靠眼睛看飛線,回板后就真的飛線了。

腦殘的一次把短路DRC關(guān)了,結(jié)果回來板子電源正負(fù)果然連一起了。

10、封裝做反了。。。

當(dāng)時(shí)趕進(jìn)度,沒拿到芯片只看了Datasheet就畫了圖投了板,板子回來后看著鏡像的封裝一臉懵x。但這事不能怪我,因?yàn)槟莻€(gè)傻x datasheet上的封裝圖居然是bottom view而且沒有注明!

11、散熱焊盤的阻焊層沒有處理

12、lm1117整個(gè)畫反了,ina826同向端反向端看錯了原理圖就畫錯了。。燒程序時(shí)候忘了選外部晶振然后測了好久好久 發(fā)現(xiàn)我擦,燒程序的問題。

13、431真是奇葩設(shè)計(jì),每次用都檢查幾遍管腳順序

關(guān)于431穩(wěn)壓器SOT23封裝的引腳排列,原來以為各個(gè)廠家排序都一樣。結(jié)果發(fā)現(xiàn):從左到右數(shù),TI-TL431A是CAR排列,UTC-TL431A和CJ431A是RAC排列。還有繼電器引腳排列,文檔一般給個(gè)底視圖,結(jié)果畫板時(shí)沒有鏡像,只好把繼電器焊接到背面.

14、對著datasheet把封裝畫反了,信誓旦旦的說這是我布局布得最漂亮的一塊

15、板子只要有子卡,那就等著手心莫名其妙出汗,睡覺被嚇醒了。

16、電池接口極性畫反。。損失慘重

電路設(shè)計(jì)常見的八個(gè)誤區(qū)

現(xiàn)象一:這板子的PCB設(shè)計(jì)要求不高,就用細(xì)一點(diǎn)的線,自動布吧

點(diǎn)評:自動布線必然要占用更大的PCB面積,同時(shí)產(chǎn)生比手動布線多好多倍的過孔,在批量很大的產(chǎn)品中,PCB廠家降價(jià)所考慮的因素除了商務(wù)因素外,就是線寬和過孔數(shù)量,它們分別影響到PCB的成品率和鉆頭的消耗數(shù)量,節(jié)約了供應(yīng)商的成本,也就給降價(jià)找到了理由。

現(xiàn)象二:這些總線信號都用電阻拉一下,感覺放心些。

點(diǎn)評:信號需要上下拉的原因很多,但也不是個(gè)個(gè)都要拉。上下拉電阻拉一個(gè)單純的輸入信號,電流也就幾十微安以下,但拉一個(gè)被驅(qū)動了的信號,其電流將達(dá)毫安級,現(xiàn)在的系統(tǒng)常常是地址數(shù)據(jù)各32位,可能還有244/245隔離后的總線及其它信號,都上拉的話,幾瓦的功耗就耗在這些電阻上了。

現(xiàn)象三:CPUFPGA的這些不用的I/O口怎么處理呢?先讓它空著吧,以后再說。

點(diǎn)評:不用的I/O口如果懸空的話,受外界的一點(diǎn)點(diǎn)干擾就可能成為反復(fù)振蕩的輸入信號了,而MOS器件的功耗基本取決于門電路的翻轉(zhuǎn)次數(shù)。如果把它上拉的話,每個(gè)引腳也會有微安級的電流,所以最好的辦法是設(shè)成輸出(當(dāng)然外面不能接其它有驅(qū)動的信號)

現(xiàn)象四:這款FPGA還剩這么多門用不完,可盡情發(fā)揮吧

點(diǎn)評:FGPA的功耗與被使用的觸發(fā)器數(shù)量及其翻轉(zhuǎn)次數(shù)成正比,所以同一型號的FPGA在不同電路不同時(shí)刻的功耗可能相差100倍。盡量減少高速翻轉(zhuǎn)的觸發(fā)器數(shù)量是降低FPGA功耗的根本方法。

現(xiàn)象五:這些小芯片的功耗都很低,不用考慮

點(diǎn)評:對于內(nèi)部不太復(fù)雜的芯片功耗是很難確定的,它主要由引腳上的電流確定,一個(gè)ABT16244,沒有負(fù)載的話耗電大概不到1毫安,但它的指標(biāo)是每個(gè)腳可驅(qū)動60毫安的負(fù)載(如匹配幾十歐姆的電阻),即滿負(fù)荷的功耗最大可達(dá)60*16=960mA,當(dāng)然只是電源電流這么大,熱量都落到負(fù)載身上了。

現(xiàn)象六:存儲器有這么多控制信號,我這塊板子只需要用OE和WE信號就可以了,片選就接地吧,這樣讀操作時(shí)數(shù)據(jù)出來得快多了。

點(diǎn)評:大部分存儲器的功耗在片選有效時(shí)(不論OE和WE如何)將比片選無效時(shí)大100倍以上,所以應(yīng)盡可能使用CS來控制芯片,并且在滿足其它要求的情況下盡可能縮短片選脈沖的寬度。

現(xiàn)象七:這些信號怎么都有過沖?。恐灰ヅ涞煤茫涂上?/strong>

點(diǎn)評:除了少數(shù)特定信號外(如100BASE-T、CML),都是有過沖的,只要不是很大,并不一定都需要匹配,即使匹配也并非要匹配得最好。象TTL的輸出阻抗不到50歐姆,有的甚至20歐姆,如果也用這么大的匹配電阻的話,那電流就非常大了,功耗是無法接受的,另外信號幅度也將小得不能用,再說一般信號在輸出高電平和輸出低電平時(shí)的輸出阻抗并不相同,也沒辦法做到完全匹配。所以對TTL、LVDS、422等信號的匹配只要做到過沖可以接受即可。

現(xiàn)象八:降低功耗都是硬件人員的事,與軟件沒關(guān)系。

點(diǎn)評:硬件只是搭個(gè)舞臺,唱戲的卻是軟件,總線上幾乎每一個(gè)芯片的訪問、每一個(gè)信號的翻轉(zhuǎn)差不多都由軟件控制的,如果軟件能減少外存的訪問次數(shù)(多使用寄存器變量、多使用內(nèi)部CACHE等)、及時(shí)響應(yīng)中斷(中斷往往是低電平有效并帶有上拉電阻)及其它爭對具體單板的特定措施都將對降低功耗作出很大的貢獻(xiàn)。

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原文標(biāo)題:搞反了,忘接了,畫個(gè)電路被自己蠢哭了

文章出處:【微信號:Mouser-Community,微信公眾號:貿(mào)澤電子設(shè)計(jì)圈】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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