PCB的輸電系統(tǒng)(PDS)設(shè)計可以忽略嗎？

這一任務(wù)常被忽視，但對于系統(tǒng)級模擬和數(shù)字設(shè)計人員卻至關(guān)重要。

PDS的設(shè)計目標(biāo)是將響應(yīng)電源電流需求而產(chǎn)生的電壓紋波降至最低。所有電路都需要電流，有些電路需求量較大，有些電路則需要以較快的速率提供電流。采用充分去耦的低阻抗電源層或接地層以及良好的PCB層疊，可以將因電路的電流需求而產(chǎn)生的電壓紋波降至最低。例如，如果設(shè)計的開關(guān)電流為1A，PDS的阻抗為10mΩ，則最大電壓紋波為10mV。

首先，應(yīng)當(dāng)設(shè)計一個支持較大層電容的PCB層疊結(jié)構(gòu)。例如，六層堆疊可能包含頂部信號層、第一接地層、第一電源層、第二電源層、第二接地層和底部信號層。規(guī)定第一接地層和第一電源層在層疊結(jié)構(gòu)中彼此靠近，這兩層間距為2到3密爾，形成一個固有層電容。此電容的最大優(yōu)點是它是免費的，只需在PCB制造筆記中注明。如果必須分割電源層，同一層上有多個VDD電源軌，則應(yīng)使用盡可能大的電源層。不要留下空洞，同時也應(yīng)注意敏感電路。這將使該VDD層的電容最大。如果設(shè)計允許存在額外的層（本例中是從六層變?yōu)榘藢樱?，則應(yīng)將兩個額外的接地層放在第一和第二電源層之間。在核心間距同樣為2到3密爾的情況下，此時層疊結(jié)構(gòu)的固有電容將加倍。

對于理想的PCB層疊，電源層起始入口點和DUT周圍均應(yīng)使用去耦電容，這將確保PDS阻抗在整個頻率范圍內(nèi)均較低。使用若干0.001μF至100μF的電容有助于覆蓋該范圍。沒有必要各處都配置電容；電容正對著DUT對接會破壞所有的制造規(guī)則。如果需要這種嚴(yán)厲的措施，則說明電路存在其它問題。