FPGA/CPLD器件的設(shè)計(jì)輸入有很多種方式，如繪制原理圖、編寫代碼或是調(diào)用IP核。早期的工程師對(duì)原理圖的設(shè)計(jì)方式情有獨(dú)鐘，這種輸入方式應(yīng)付簡(jiǎn)單的邏輯電路還湊合，應(yīng)該算得上簡(jiǎn)單實(shí)用，但隨著邏輯規(guī)模的不斷攀升，這種落后的設(shè)計(jì)方式已顯得力不從心。取而代之的是代碼輸入的方式，當(dāng)今絕大多數(shù)的設(shè)計(jì)都采用代碼來完成。

FPGA/CPLD開發(fā)所使用的代碼，我們通常稱之為硬件描述語言（Hardware Description Language），目前最主流的是VHDL和Verilog。VHDL發(fā)展較早，語法嚴(yán)謹(jǐn)；Verilog類似C語言，語法風(fēng)格比較自由。IP核調(diào)用通常也是基于代碼設(shè)計(jì)輸入的基礎(chǔ)之上，今天很多EDA工具的供應(yīng)商都在打FPGA/CPLD的如意算盤，F(xiàn)PGA/CPLD的設(shè)計(jì)也在朝著軟件化、平臺(tái)化的方向發(fā)展，也許在不久的將來，越來越多的工程只需要設(shè)計(jì)者從一個(gè)類似蘋果商店的IP核庫(kù)中索取組件進(jìn)行配置，最后像搭積木一樣完成一個(gè)項(xiàng)目，或者整個(gè)設(shè)計(jì)都不需要見到一句代碼。當(dāng)然了，未來什么情況都有可能發(fā)生，但是底層的代碼邏輯編寫方式無論如何還是有其生存空間的，畢竟一個(gè)個(gè)IP核組件都是從代碼開始的，所以對(duì)于初入這個(gè)行當(dāng)?shù)男率侄?，掌握基本代碼設(shè)計(jì)的技能是必須的。

我們不過多談?wù)揤HDL和Verilog語言孰優(yōu)孰劣，總之這兩種語言是當(dāng)前業(yè)內(nèi)絕大多數(shù)開發(fā)設(shè)計(jì)所使用的語言，從二者對(duì)電路的描述和實(shí)現(xiàn)上看，有許多相通之處。無論是VHDL還是Verilog，建議初學(xué)者先掌握其中一門，至于到底先下手哪一門，則需要讀者根據(jù)自身的情況做考量。對(duì)于沒有什么外部情況限制的朋友，若之前有一定的C語言基礎(chǔ)，不妨先學(xué)Verilog，這有助于加快對(duì)語法本身的理解。在將其中一門語言學(xué)精、用熟之后，最好也能夠著手掌握另一門語言。雖然在單個(gè)項(xiàng)目中，很少需要大家“雙語齊下”，但在實(shí)際工作中，還是很有可能需要去接觸另一門語法所寫的工程。網(wǎng)絡(luò)上有很多很好的開源實(shí)例，若你只會(huì)Verilog，而參考實(shí)例卻是VHDL的，那么就讓你很尷尬了；忽然有一天A同事離職，老板把他寫個(gè)半半的Verilog工程扔給只會(huì)VHDL的你維護(hù)，那你可就被動(dòng)難堪了……所以嘛，對(duì)于VHDL和Verilog的取舍問題，建議先學(xué)精一門，也別忘了兼故另一門，無論哪一種語言，至少咱也要能看懂別人的設(shè)計(jì)。

HDL語言雖然和軟件語言有許多相似之處，但由于其實(shí)現(xiàn)對(duì)象是硬件電路，所以他們之間的設(shè)計(jì)思想存在較大差異。尤其是那些做過軟件編程的朋友，很喜歡用軟件的順序思想來駕驅(qū)HDL語言，豈不知HDL實(shí)現(xiàn)的硬件電路大都是并行處理的。也許就是這么個(gè)大彎轉(zhuǎn)不過來，所以很多朋友在研究HDL語言所實(shí)現(xiàn)的功能時(shí)常常百思不得其解。對(duì)于初學(xué)者，尤其是軟件轉(zhuǎn)行過來的初學(xué)者，筆者的建議是不要拋開實(shí)際電路而研究語法，在一段代碼過后，多花些精力比對(duì)實(shí)際邏輯電路，必要時(shí)做做仿真，最好能再找些直觀的外設(shè)在實(shí)驗(yàn)板上看看結(jié)果。長(zhǎng)此以往，若能達(dá)到代碼和電路都心中有數(shù)，那才證明真真正正掌握HDL語言的精髓了。

HDL語言的語法條目雖多，但并非所有的HDL語法都能夠?qū)崿F(xiàn)到最終的硬件電路，由此進(jìn)行劃分，可實(shí)現(xiàn)為硬件電路的語法我們常稱為可綜合的語法，而不能夠?qū)崿F(xiàn)到硬件電路中，卻常?？勺鳛榉抡骝?yàn)證的高層次語法我們則稱之為行為級(jí)語法。很多朋友在初學(xué)語法時(shí)，抱著一本語法書暈頭轉(zhuǎn)向的看，最后實(shí)戰(zhàn)的時(shí)候卻常常碰到這語法不能用那語法不支持的報(bào)錯(cuò)信息，從而更加抱怨HDL不是好東西，學(xué)起來真困難。其實(shí)不然，可綜合的語法是一個(gè)很小的子集，對(duì)于初學(xué)者，建議先重點(diǎn)掌握好這個(gè)子集，實(shí)際設(shè)計(jì)中或許靠著10來?xiàng)l基本語法就可以打天下了，怎么樣？HDL語言一下變簡(jiǎn)單了吧。這么說一點(diǎn)不夸張，本書的重點(diǎn)就是要通過各種可實(shí)現(xiàn)到板級(jí)的例程讓大家快速的掌握如何使用可綜合的語法子集完成一個(gè)設(shè)計(jì)。后面一節(jié)我們會(huì)將常用的可綜合語法子集逐一羅列并簡(jiǎn)單介紹。

對(duì)于入了門的同學(xué)們，也不是說掌握了可綜合的語法子集就萬事大吉了，話說“革命尚未成功，同志還需努力”。行為級(jí)語法也非一無是處，都說“存在即是合理”，行為級(jí)語法也大有用處。一個(gè)稍微復(fù)雜的設(shè)計(jì)，若是在板級(jí)調(diào)試前不經(jīng)過幾次三番的仿真測(cè)試，一次性成功的概率幾乎為零。而仿真驗(yàn)證也有自己的一套高效便捷的語法，如果再像底層硬件電路一樣搭仿真平臺(tái)，恐怕就太浪費(fèi)時(shí)間了。行為級(jí)語法最終的實(shí)現(xiàn)對(duì)象不是FPGA/CPLD器件，而是咱手中的電腦，動(dòng)輒上G甚至雙核、四核的CPU可不愿做老牛拉破車的活，所以行為級(jí)語法幫助我們?cè)诜抡孢^程中利用好手中的資源，能夠快速、高效的完成設(shè)計(jì)的初期驗(yàn)證平臺(tái)搭建。因此，掌握行為級(jí)的語法，可以服務(wù)于我們?cè)谠O(shè)計(jì)的仿真驗(yàn)證階段的工作。說多了，大家不要暈，本書重點(diǎn)在可綜合語法，也是初學(xué)者重點(diǎn)突擊方向，行為級(jí)語法是更高層次設(shè)計(jì)的追求，作為初學(xué)者，咱可以緩一緩，話說“先會(huì)走路再學(xué)飛”嘛。

對(duì)于HDL語言的學(xué)習(xí)，筆者根據(jù)自身的經(jīng)驗(yàn)，提幾點(diǎn)建議。

首先，手中需要準(zhǔn)備一本比較完整的語法書籍，這類書市場(chǎng)上已經(jīng)是滿天飛了，內(nèi)容相差無幾，初學(xué)者最好能在在開始FPGA/CPLD的學(xué)習(xí)前花些時(shí)間認(rèn)真的看過一遍語法，盡可能的理解每條語法的基本功能和用法。當(dāng)然了，只需要大家認(rèn)真看過、理解過，做到相關(guān)語法心中有數(shù)就行，咱也不是為了應(yīng)付考試，也沒必要去死記硬背任何東西。語法的理論學(xué)習(xí)是必須的，能夠?yàn)楹竺娴膶?shí)踐打下堅(jiān)實(shí)的基礎(chǔ)。有些實(shí)在不好理解的語法，也不要強(qiáng)求，今后在遇到類似語法在實(shí)例中的參考用法時(shí)再掌握不遲。

其次，參考一些簡(jiǎn)單的例程，并且自己動(dòng)手寫寫代碼實(shí)現(xiàn)相同或相近的電路功能。這個(gè)過程中可能需要結(jié)合實(shí)際的FPGA/CPLD開發(fā)工具和入門級(jí)學(xué)習(xí)套件。FPGA/CPLD的開發(fā)工具前面章節(jié)已經(jīng)有所介紹，主要是掌握Quartus II（Altera公司的器件使用）或ISE（Xilinx公司的器件使用）的使用，學(xué)會(huì)使用這些工具新建一個(gè)工程、編寫代碼、分配管腳、進(jìn)行編譯、下載配置文件到目標(biāo)電路板中。入門級(jí)的學(xué)習(xí)套件，簡(jiǎn)單的說，就是一塊板載FPGA/CPLD器件的電路板，這塊電路板不需要有很多高級(jí)的外設(shè)，一些簡(jiǎn)單的常見外設(shè)即可（如蜂鳴器、流水燈、數(shù)碼管、UART、IIC等）；一條下載線和相關(guān)的連接線。通過開發(fā)工具我們可以進(jìn)行工程的建立和管理；而通過學(xué)習(xí)套件，我們就可以直觀的驗(yàn)證工程是否實(shí)現(xiàn)了既定的功能。在實(shí)踐的過程中，大家一定要注意自己的代碼風(fēng)格，當(dāng)然了，這很大程度上取決于參考例程的代碼風(fēng)格。至于什么樣的學(xué)習(xí)套件配套的參考例程是規(guī)范的，倒也沒有一個(gè)界定之說，在建議大家選擇口碑較好的學(xué)習(xí)套件的同時(shí)，也非常推薦大家多去讀讀FPGA/CPLD原廠Altare（qts_qii5v1.pdf）或Xilinx（xst.pdf）的官方文檔，在他們的一些文檔手冊(cè)中有各種常見電路的實(shí)現(xiàn)代碼風(fēng)格和參考實(shí)例。在練習(xí)的過程中，大家也要學(xué)會(huì)使用開發(fā)工具生產(chǎn)的各種視圖，尤其是RTL視圖。RTL視圖是用戶輸入代碼進(jìn)行綜合后的邏輯功能視圖，這個(gè)視圖很好的將用戶的代碼用邏輯門的方式詮釋出來，初學(xué)者可以通過查看RTL視圖的方式來看看自己寫的代碼所能實(shí)現(xiàn)的邏輯電路，以加深對(duì)語法的理解；反之，也可以通過RTL視圖來檢驗(yàn)當(dāng)前所寫的代碼是否實(shí)現(xiàn)了期望的功能。

總之，HDL語言的學(xué)習(xí)，簡(jiǎn)單的歸納，就是需要初學(xué)者多看、多寫、多思考、多比對(duì)。