介紹一種2.4 GHz的低噪聲亞采樣鎖相環(huán)。環(huán)路鎖定是利用亞采樣鑒相器對(duì)壓控振蕩器的輸出進(jìn)行采樣。不同于傳統(tǒng)電荷泵鎖相環(huán)，由于在鎖定狀態(tài)下沒有分頻器的作用，由鑒相器和電荷泵所產(chǎn)生的帶內(nèi)噪聲不會(huì)被放大N2 倍，從而會(huì)使鎖相環(huán)的帶內(nèi)噪聲極大程度地減小。在輸出電壓擺幅相同的情況下，壓控振蕩器采用NMOSPMOS互補(bǔ)結(jié)構(gòu)降低了鎖相環(huán)的功耗。鎖相環(huán)的設(shè)計(jì)在TSMC 180 nm CMOS工藝下完成，在1.8 V的供電電壓下，鎖相環(huán)功耗為7.2 mW。在偏移載波頻率200 kHz處，環(huán)路的帶內(nèi)噪聲為-124 dBc/Hz。

引言

在無(wú)線通信系統(tǒng)中，一個(gè)低抖動(dòng)、低噪聲的時(shí)鐘信號(hào)是必不可少的。鎖相環(huán)目前被廣泛應(yīng)用于產(chǎn)生高精度的時(shí)鐘信號(hào)，例如為無(wú)線射頻收發(fā)機(jī)系統(tǒng)提供穩(wěn)定的本振時(shí)鐘信號(hào)。低噪聲的本振信號(hào)對(duì)于無(wú)線收發(fā)機(jī)系統(tǒng)的整體性能起著至關(guān)重要的作用。

在傳統(tǒng)電荷泵鎖相環(huán)中，由于分頻器的作用，帶內(nèi)噪聲性能會(huì)被很大程度惡化。通常情況下，會(huì)選取較小的環(huán)路帶寬來(lái)抑制由鑒頻鑒相器和電荷泵所帶來(lái)的帶內(nèi)噪聲。然而，減小環(huán)路帶寬會(huì)增加鎖相環(huán)的鎖定時(shí)間以及芯片面積。

由于亞采樣鎖相環(huán)在鎖定狀態(tài)下沒有分頻器的作用［1］，所以能很好地解決環(huán)路帶寬與噪聲之間的折中問(wèn)題，既能獲得大的環(huán)路帶寬，又能減小鎖相環(huán)的相位噪聲。

本文分析了傳統(tǒng)電荷泵鎖相環(huán)的帶內(nèi)噪聲，提出了低噪聲亞采樣鎖相環(huán)，給出了電路各模塊的具體實(shí)現(xiàn)和電路仿真結(jié)果。

1傳統(tǒng)電荷泵鎖相環(huán)的帶內(nèi)噪聲

圖1為傳統(tǒng)電荷泵鎖相環(huán)（CPPLL）的基本結(jié)構(gòu)［2］，主要由鑒頻鑒相器（Phase and Frequency Detector， PFD）、電荷泵（CP）、環(huán)路濾波器（Low Pass Filter， LPF）和壓控振蕩器（VCO）組成。圖2所示為CPPLL的相位噪聲模型［3］，Kd為PFD/CP線性增益，F(xiàn)LPF（s）為環(huán)路濾波器的傳輸函數(shù)，KVCO/s為VCO的增益。

CPPLL帶內(nèi)噪聲主要由PFD/CP的噪聲貢獻(xiàn)，利用圖2的相位域模型，可以得到閉環(huán)PD/CP的噪聲傳輸函數(shù)為：

HPDCP（s）=φout，nφPDCP，n=1Kd·G（s）1+G（s）/N（1）

其中，G（s）= Kd·FLPF·KVCO/s是PLL開環(huán)傳遞函數(shù)。所以由PFD/CP貢獻(xiàn)的帶內(nèi)噪聲為：

其中，Kd=ICP/2π，相位噪聲Linband通常表示為單邊帶噪聲功率，SiPDCP是PFD/CP噪聲頻率譜密度。從式（2）可以看出，由于分頻器的存在，PLL的帶內(nèi)噪聲會(huì)被放大N2倍。從而較大的Kd，CP即較大的 PFD/CP線性增益Kd及較小的分頻比N會(huì)得到更優(yōu)的噪聲性能。

2SSPLL工作原理及噪聲分析

本文提出的亞采樣鎖相環(huán)基本結(jié)構(gòu)框圖如圖3所示，主要由核心的亞采樣環(huán)路（Core Loop）及鎖頻環(huán)（FLL）構(gòu)成。如果僅使用核心電路，由于SSPD的捕獲范圍有限，在采樣的過(guò)程中，采樣器無(wú)法區(qū)分被采樣的頻率是所需的N·fRef 還是fRef 的其他諧波，故加入FLL可以得到所需的鎖定頻率。SSPD采用參考信號(hào)Ref對(duì)VCO的輸出進(jìn)行采樣。使用相同的SSPD/CP作為Dummy采樣器，可以消除從采樣開關(guān)到VCO的電荷注入和補(bǔ)償BFSK效應(yīng)［4］，從而使采樣PLL的參考雜散性能得到優(yōu)化。

當(dāng)環(huán)路未鎖定時(shí)，核心采樣電路與FLL一起工作，當(dāng)Ref與FLL中分頻器輸出Div相位差小于π，PFD的輸出會(huì)掉入死區(qū)（Deadzone），使得CP2無(wú)法開啟，F(xiàn)LL停止工作，只有核心采樣電路單獨(dú)工作，直至鎖定。當(dāng)環(huán)路鎖定時(shí)，Ref的上升沿與VCO差分輸出波形的交叉點(diǎn)對(duì)齊。SSPD采樣后，可以通過(guò)CP將采樣的電壓轉(zhuǎn)化為上下電流IUP和IDN。因?yàn)镽ef采樣得到的電壓相等，所以CP的上下電流相等，從而VCO控制電壓VCTRL保持恒定不變，環(huán)路鎖定。

由于環(huán)路鎖定時(shí)，F(xiàn)LL不工作，所以SSPLL的噪聲模型可以簡(jiǎn)化成如圖4所示的模型。與圖2比較，很明顯地看到少了分頻器模塊對(duì)系統(tǒng)的影響，使得鎖相環(huán)的帶內(nèi)噪聲大幅度減小。從而SSPD/CP對(duì)整個(gè)環(huán)路貢獻(xiàn)的噪聲為：

但是，參考信號(hào)源的噪聲依然會(huì)被放大N2倍，所以在SSPLL中，帶內(nèi)噪聲主要由參考信號(hào)源的噪聲貢獻(xiàn)。

3電路各模塊設(shè)計(jì)與實(shí)現(xiàn)

3.1壓控振蕩器

圖5為壓控振蕩電路圖，（a）為VCO的原理圖，本文設(shè)計(jì)采用NMOSPMOS互補(bǔ)的結(jié)構(gòu)。相對(duì)于全NMOS、全PMOS結(jié)構(gòu)，這種結(jié)構(gòu)不僅可以節(jié)省功耗，而且當(dāng)偏置電流相等時(shí)，互補(bǔ)型結(jié)構(gòu)的VCO能夠獲得更好的相位噪聲［5］。此外，在偏置電流一定時(shí)，互補(bǔ)性結(jié)構(gòu)提供更大的負(fù)阻值，交叉耦合管的轉(zhuǎn)換速度更快，使得1/f噪聲的拐角頻率大大降低。在1 mA的偏置電流下，相位噪聲可以達(dá)到-120 dBc/Hz @ 1 MHz。（b）為高線性度Varactor對(duì)于VCO的變?nèi)莨躒aractor采用對(duì)稱式結(jié)構(gòu)，可以有效提高頻率調(diào)諧增益KVCO的線性度，從而優(yōu)化噪聲性能。本文設(shè)計(jì)KVCO為55 MHz/V，調(diào)諧范圍為2.3 GHz~2.55 GHz，調(diào)諧曲線如圖6所示。

3.2亞采樣鑒相器/電荷泵

圖7所示為SSPD/CP的原理圖，圖8為本文提出的亞采樣CP的電路圖，在采樣過(guò)程中，鎖定時(shí)理想的采樣點(diǎn)為正弦信號(hào)的過(guò)零點(diǎn)，從而可以得到：

將亞采樣鎖相環(huán)CP與傳統(tǒng)電荷泵鎖相環(huán)CP的噪聲性能進(jìn)行對(duì)比，可以得到：

通常情況下，N 1，AVCO/VGST》1，所以Kd，SS-Kd，CP。比較式（2）和式（3），可以得到亞采樣鎖相環(huán)的帶內(nèi)噪聲被大幅度抑制。但是在環(huán)路帶寬一定的情況下，CP增益過(guò)大會(huì)導(dǎo)致環(huán)路濾波器的電容過(guò)大，使得芯片的面積增大。加入脈沖產(chǎn)生器Pulser電路，控制CP導(dǎo)通時(shí)間，有效控制CP增益的大小，減小芯片面積。

另外，在亞采樣CP中加入單位增益緩沖器，當(dāng)輸出端充放電開關(guān)關(guān)閉時(shí)電流源管的漏端電壓和控制電壓相同，有效減小了由電荷分享而引起的電流紋波，提高了亞采樣鎖相環(huán)的雜散性能。

4電路仿真結(jié)果

圖9是SSPLL環(huán)路瞬態(tài)響應(yīng)，可以看出SSPLL的輸出頻率隨著VCO控制電壓的變化而變化。圖（a）中A區(qū)域表示系統(tǒng)檢測(cè)Ref與Div相位差小于π，但頻率在Ref的其他諧波處，未鎖定。此時(shí)，F(xiàn)LL不工作，CP2輸出為0，只有SSPD/CP有電流輸出，SSPLL輸出頻率大于所需鎖定頻率，Ref與Div相位差逐漸累積增大；B區(qū)域表示M1處，Ref與Div相位差積累至大于π，CP2開啟，環(huán)路濾波器放電使得VCTRL電壓降低，從而SSPLL輸出頻率降低，使其接近鎖定頻率N·fRef；在C區(qū)域中的M2處，環(huán)路開始鎖定，VCO控制電壓和SSPLL輸出頻率保持不變。

圖10和圖11所示分別為SSPLL的輸出頻譜（Spectrum）和相位噪聲性能。從圖中可以看出，SSPLL的參考雜散為-79.81 dBc，在偏移載波頻率200 kHz處，帶內(nèi)噪聲為-124 dBc/Hz。SSPLL的版圖如圖12所示，核心電路面積為750 μm×560 μm。

5結(jié)論

本文介紹了亞采樣鎖相環(huán)電路的工作原理，重點(diǎn)對(duì)比分析了亞采樣鎖相環(huán)與傳統(tǒng)電荷泵鎖相環(huán)的噪聲性能。基于TSMC 180 nm的工藝，在1.8 V供電電壓下，SSPLL的功耗為7.2 mW；在偏移載波頻率200 kHz處，帶內(nèi)噪聲為 -124 dBc/Hz；參考雜散為-79.81 dBc。