前言

最近看advanced fpga 以及fpga設(shè)計實戰(zhàn)演練中有講到復(fù)位電路的設(shè)計，才知道復(fù)位電路有這么多的門道，而不是簡單的外界信號輸入系統(tǒng)復(fù)位。

流程：

1.同步復(fù)位：

優(yōu)點:⑴大多數(shù)DFF都有異步復(fù)位端口，因此采用異步復(fù)位可以節(jié)約資源。

⑵設(shè)計相對簡單。

⑶異步復(fù)位信號識別方便，而且可以很方便地使用fpga的全局復(fù)位端口。

缺點：⑴在復(fù)位信號釋放時容易出現(xiàn)問題，亞穩(wěn)態(tài)。

⑵復(fù)位信號容易受到毛刺的影響。這是由于時鐘抖動或按鍵觸發(fā)時的硬件原因造成的。

代碼：一個4bit的計數(shù)器。

1always@(posedgeclk/*ornegedgesys_rst_n*/)begin
2if(~sys_rst_n)begin
3count<=?0;
4?????end?//if
5?????else?begin
6?????????count?<=?count?+?1'b1;
7?????end?//else
8?end?//always

仿真解析（下圖）：

時鐘上升沿如果復(fù)位信號為低電平，復(fù)位開始，時鐘上升沿若復(fù)位信號為高電平，復(fù)位結(jié)束。

2.異步復(fù)位：

優(yōu)點：⑴降低亞穩(wěn)態(tài)出現(xiàn)的概率。

⑵使所設(shè)計的系統(tǒng)成為100%的同步時序電路，有利于時序分析，綜合出來的Fmax一般較高。

⑶只有在時鐘有效沿才有效，可以濾除高于時鐘頻率的毛刺。

缺點：⑴復(fù)位信號的有效時長必須大于時鐘周期，才能真正被系統(tǒng)識別并完成復(fù)位任務(wù)。

⑵大多數(shù)的Dff只有異步復(fù)位端口，會浪費較多的邏輯資源。

代碼：

1always@(posedgeclkornegedgesys_rst_n)begin
2if(~sys_rst_n)begin
3count<=?0;
4?????end?//if
5?????else?begin
6?????????count?<=?count?+?1'b1;
7?????end?//else
8?end?//always

仿真解析（下圖）：

復(fù)位信號低電平時候，系統(tǒng)立刻進入復(fù)位態(tài)；

3.異步復(fù)位同步釋放：（推薦使用）

優(yōu)點：結(jié)合了同步復(fù)位與異步復(fù)位的優(yōu)點。

缺點：容易受到噪聲與宰脈沖的干擾。如果可能，最好對輸入到fpga的異步復(fù)位信號先進行濾波與去抖動。

代碼：

1modulerstn_as(
2//input;
3inputwireclk,
4inputwiresys_rst_n,
5//output;
6outputregrst_n
7);
8regrst_n_reg;
9always@(posedgeclkornegedgesys_rst_n)begin
10if(~sys_rst_n)begin
11rst_n<=?1'b0;
12?????????rst_n_reg?<=?1'b0;
13?????end?//if
14?????else?begin
15?????????rst_n_reg?<=?1'b1;
16?????????rst_n?<=?rst_n_reg;
17?????end?//else
18?end?//always
19?
20?endmodule

wirerst_n;
rstn_asu1(
.clk(clk),
.sys_rst_n(sys_rst_n),
.rst_n(rst_n)
);
always@(posedgeclkornegedgerst_n)begin
if(~rst_n)begin
count<=?0;
????end?//if
????else?begin
????????count?<=?count?+?1'b1;
????end?//else
end?//always

仿真解析（下圖）：

當(dāng)復(fù)位信號低電平時，系統(tǒng)立即復(fù)位；當(dāng)時鐘上升沿檢測到復(fù)位信號失效后，在下一個時鐘上升沿拉高rst_n。新的rst_n是已經(jīng)同步化了的復(fù)位信號。