來源：云深之無跡

20號(hào)的時(shí)候，潤(rùn)石又發(fā)了一個(gè)新品(14位單通道AD轉(zhuǎn)換芯片RS1520，采用Pipeline架構(gòu)設(shè)計(jì)，帶有片上采樣保持電路和時(shí)鐘占空比穩(wěn)定器，支持全差分輸入，轉(zhuǎn)換速率支持20M、40MSPS)

我沒有查到這個(gè)AD9629是什么時(shí)候發(fā)布的，18年就有一個(gè)貼子在用了，而且現(xiàn)在可以很方便的買到，潤(rùn)石加油啊!

這個(gè)片子來者不善，就是來攻擊ADI的：

這個(gè)AD9629的后庭

咋說呢，破不了招，參數(shù)上面沒什么比頭，那就看后面片子的價(jià)格了，ADI還有一個(gè)轉(zhuǎn)換速率到80M的.

emmmm，因?yàn)橛质窃瓢l(fā)布，這里就看ADI的了，因?yàn)橐恢辈粫?huì)FPGA就不看這些高速的東西，但是現(xiàn)在準(zhǔn)備學(xué)了，就看看吧，而且我還沒有研究過并行的ADC。

首先是看產(chǎn)品定位，高速轉(zhuǎn)換，就是犧牲位數(shù)獲得轉(zhuǎn)換帶寬

潤(rùn)石再云發(fā)布不寫了，不夠意思，芯片的樣子

淘寶估計(jì)是翻新的，225就能拿下80后綴的

以及還有這樣的封裝：

LFCSP(ADI自己起的名字)就是"引線框CSP"，在轉(zhuǎn)包封裝廠那里也稱為QFN、MLF、MLP以及LPCC。

外觀是這樣的

與標(biāo)準(zhǔn)塑封相比，LFCSP技術(shù)具有多種重要優(yōu)勢(shì)：

芯片尺寸更接近封裝尺寸，減少了板安裝空間。

消除了鉛料，縮短了從芯片到PCB的電通路長(zhǎng)度，從而提高了電氣特性。

裸露焊盤焊接至PCB，降低了熱阻。

引腳架構(gòu)工藝采用行之有效的現(xiàn)有引腳架構(gòu)封裝技術(shù)。

可使用標(biāo)準(zhǔn)的SMT裝配設(shè)備;無需底部充膠。

低質(zhì)封裝在焊錫固化期間具有自動(dòng)對(duì)齊特性，有利于提高裝配成品率。

也是時(shí)鐘，可以看到可以分頻，一個(gè)Flash的ADC，流水線架構(gòu)，為了應(yīng)對(duì)大數(shù)據(jù)流，這就是FPGA的主場(chǎng)了。

買了這個(gè)，嘿嘿

有個(gè)時(shí)序圖，在編寫驅(qū)動(dòng)程序的時(shí)候需要看

這里出現(xiàn)了一對(duì)兒差分時(shí)鐘：(差分都是為了抗噪音)

1. 抗噪能力強(qiáng)

共模噪聲抑制： 差分信號(hào)通過兩條導(dǎo)線傳輸，信號(hào)幅值相等但極性相反。當(dāng)外部噪聲干擾這兩條導(dǎo)線時(shí)，由于噪聲通常是共模的，即同時(shí)作用于兩條導(dǎo)線且幅值相等，因此在差分接收端，共模噪聲會(huì)被抵消，從而提高信號(hào)的抗噪能力。抑制地線噪聲： 差分信號(hào)對(duì)地線噪聲的敏感度也較低。因?yàn)榈鼐€噪聲通常會(huì)同時(shí)影響兩條導(dǎo)線，而在差分接收端，地線噪聲也會(huì)被抵消。

2. 降低EMI(電磁干擾)

輻射更?。?差分信號(hào)的兩條導(dǎo)線產(chǎn)生的電磁場(chǎng)方向相反，相互抵消，從而減少了電路對(duì)外界的電磁輻射?？垢蓴_能力強(qiáng)： 差分信號(hào)對(duì)外部電磁干擾的敏感度也更低，因?yàn)橥獠侩姶艌?chǎng)產(chǎn)生的感應(yīng)電流在兩條導(dǎo)線上會(huì)產(chǎn)生相位相反的電流，從而抵消了外部電磁場(chǎng)的影響。

這個(gè)是一些參數(shù)，就是一個(gè)SPI的參數(shù)

VIN: 模擬輸入信號(hào)。它的變化會(huì)觸發(fā)ADC的采樣和量化過程。

CLK+，CLK-: 差分時(shí)鐘信號(hào)。這兩個(gè)信號(hào)相位相反，用于驅(qū)動(dòng)采樣保持電路。

DCO: 數(shù)字控制振蕩器輸出信號(hào)。它通常用來控制采樣保持電路的開關(guān)時(shí)間。

DATA: 數(shù)字輸出數(shù)據(jù)。這是ADC將模擬信號(hào)轉(zhuǎn)換成的數(shù)字信號(hào)。

ta, tcH, tcLK, tpco, tSKEW, tpD: 這些都是表示不同時(shí)序參數(shù)的時(shí)間間隔，它們共同決定了ADC的采樣時(shí)間、保持時(shí)間以及數(shù)據(jù)輸出的時(shí)間。

看時(shí)序圖，就是并行的看，當(dāng)一個(gè)信號(hào)工作的時(shí)候其他的在干嘛，由于物流世界的不完美，會(huì)導(dǎo)致邊沿不完美：

實(shí)際上直上直下的，所以這個(gè)就叫邊沿時(shí)間

還有就是數(shù)據(jù)之間的協(xié)同作用，必須有另外的信號(hào)參與進(jìn)來。至于數(shù)據(jù)的輸出，始終記住輸出的是01，也就是碼元。

建立穩(wěn)定的時(shí)間，因?yàn)槟阈盘?hào)還在變，狀態(tài)不確定，在穩(wěn)定以后會(huì)持續(xù)多久?周期是計(jì)算時(shí)鐘用的。

采樣時(shí)刻: 當(dāng)CLK+上升沿到來時(shí)，采樣保持電路開始采樣模擬輸入信號(hào)VIN。此時(shí)，VIN的值被鎖存到一個(gè)內(nèi)部的采樣保持電容上。

保持時(shí)間: 在采樣時(shí)刻之后，采樣保持電容上的電壓需要保持一段時(shí)間，以保證ADC能夠準(zhǔn)確地對(duì)采樣值進(jìn)行量化。這個(gè)保持時(shí)間由tcH決定。

數(shù)據(jù)輸出: 在采樣和量化完成后，ADC會(huì)將數(shù)字結(jié)果輸出到DATA引腳上。tpD表示數(shù)據(jù)輸出的延遲。

時(shí)鐘偏移: tcLK表示時(shí)鐘信號(hào)的周期，而tSKEW表示DCO信號(hào)相對(duì)于CLK信號(hào)的偏移。這兩個(gè)參數(shù)的精確控制對(duì)于保證采樣時(shí)刻的準(zhǔn)確性非常重要。

引腳是兼容的

給了一個(gè)等效電路，其實(shí)就是大概咋工作的，我一眼就看出來了

這些電路圖展示了芯片內(nèi)部如何處理這些信號(hào)，為了解芯片的工作原理提供了直觀的參考。

將外部模擬信號(hào)VIN+和VIN-輸入到芯片內(nèi)部。采用差分輸入方式，提高抗噪性。輸入信號(hào)經(jīng)過緩沖放大，增強(qiáng)驅(qū)動(dòng)能力。

提供一個(gè)穩(wěn)定的基準(zhǔn)電壓VREF，用于ADC的轉(zhuǎn)換參考。采用分壓電路實(shí)現(xiàn)，穩(wěn)定性較高。VREF的精度直接影響ADC的轉(zhuǎn)換精度。

接收差分時(shí)鐘信號(hào)CLK+和CLK-。采用差分輸入方式，提高抗噪性。輸入阻抗匹配，減小信號(hào)反射。

接收CSB、SCLK/DFS、MODE/OR、SDIO/PDWN等控制信號(hào)。大部分信號(hào)采用上拉或下拉電阻，提高信號(hào)穩(wěn)定性。部分信號(hào)可能具有多重功能，根據(jù)不同的工作模式而變化。

提供模擬輸入端的偏置電流和共模電壓。RBIAS通過一個(gè)電阻連接到地，提供穩(wěn)定的偏置電流。VCM通過一個(gè)電阻分壓網(wǎng)絡(luò)連接到AVDD，設(shè)置模擬輸入的共模電壓。

流水線 ADC 是采樣率從幾 Msps 到 100Msps+ 的首選架構(gòu)。設(shè)計(jì)復(fù)雜性僅隨位數(shù)線性增加(而不是指數(shù)增加)，從而為轉(zhuǎn)換器提供高速、高分辨率和低功耗。流水線 ADC 非常適用于各種應(yīng)用，尤其是在數(shù)字通信中，轉(zhuǎn)換器的動(dòng)態(tài)性能通常比傳統(tǒng)的 DC 規(guī)格(如差分非線性 (DNL) 和積分非線性 (INL))更重要。在大多數(shù)應(yīng)用中，流水線 ADC 的數(shù)據(jù)延遲并不重要。

ADI

世界上的器件這么多，沒關(guān)系，研究架構(gòu)就好了，一通百通。

接下來說構(gòu)架，事實(shí)上，我們以前寫的都是積分比較這種架構(gòu)的，但是速率高了，明顯就倒騰不過來。一般大規(guī)模的事情，我們就考慮能不能并行，就是很多模塊一起干!GPU來了。以及能不能流水線，就是把一個(gè)工序進(jìn)行拆分，誰也別閑著，一邊轉(zhuǎn)換，一邊輸出，一邊進(jìn)行下一次的工作準(zhǔn)備。

分而治之：將一個(gè)高分辨率的ADC任務(wù)分解為多個(gè)低分辨率的子任務(wù)，每個(gè)子任務(wù)負(fù)責(zé)量化一定范圍內(nèi)的信號(hào)。

逐級(jí)校正：每一級(jí)都對(duì)上一級(jí)的量化誤差進(jìn)行校正，從而提高整體的轉(zhuǎn)換精度。

流水線操作：各級(jí)并行處理，提高轉(zhuǎn)換速度。

上面的就是一個(gè)單獨(dú)的轉(zhuǎn)換模塊，一起轉(zhuǎn)換，轉(zhuǎn)完給下一級(jí)

在此原理圖中，模擬輸入 V IN首先由采樣保持 (S&H) 進(jìn)行采樣并保持穩(wěn)定，而第一階段的閃存 ADC 將其量化為三位。然后將 3 位輸出饋送到 3 位 DAC(精確到大約 12 位)，并從輸入中減去模擬輸出。然后將此“殘余”放大四倍并饋送到下一級(jí)(第 2 階段)。此放大的殘余繼續(xù)通過管道，每級(jí)提供三位，直到到達(dá) 4 位閃存 ADC，后者解析最后 4LSB 位。由于每個(gè)階段的位都是在不同時(shí)間點(diǎn)確定的，因此在饋送到數(shù)字糾錯(cuò)邏輯之前，與同一樣本相對(duì)應(yīng)的所有位都與移位寄存器進(jìn)行時(shí)間對(duì)齊。請(qǐng)注意，當(dāng)一個(gè)階段完成樣本處理、確定位并將殘余傳遞到下一個(gè)階段時(shí)，它就可以開始處理從每個(gè)階段中嵌入的采樣保持接收到的下一個(gè)樣本。這種流水線操作是高吞吐量的原因。

采樣保持：模擬輸入信號(hào)首先被采樣保持電路捕獲，確保在后續(xù)的量化過程中信號(hào)保持穩(wěn)定。

第一級(jí)量化：采樣值被第一級(jí)Flash ADC量化為3位。3位數(shù)字輸出被轉(zhuǎn)換為模擬信號(hào)，并從原始輸入信號(hào)中減去。

余量放大：上述得到的差值(即量化誤差)被放大4倍，以提高后續(xù)級(jí)的分辨率。

后續(xù)級(jí)處理：放大后的殘余信號(hào)進(jìn)入下一級(jí)，重復(fù)上述過程。每級(jí)都對(duì)上一級(jí)的量化誤差進(jìn)行校正，逐漸提高轉(zhuǎn)換精度。

數(shù)字校正：各級(jí)產(chǎn)生的數(shù)字輸出被送入數(shù)字校正邏輯，進(jìn)行組合和校正，得到最終的14位轉(zhuǎn)換結(jié)果。

時(shí)間對(duì)齊：由于各級(jí)處理的時(shí)間不同，需要通過移位寄存器將同一采樣點(diǎn)的各個(gè)位對(duì)齊，以便進(jìn)行數(shù)字校正。

上面就是流水線的常規(guī)操作了：

這個(gè)東西叫flash ADC

有感覺沒有?積分的是慢慢的算，比較的是二進(jìn)制搜索。這個(gè)就更快了，并行的比較輸出結(jié)果。

你可以把它想象成一個(gè)同時(shí)進(jìn)行許多次比較的電子賽跑比賽。

比賽的規(guī)則：

起點(diǎn)和終點(diǎn)： 想象一下，我們有一條賽道，起點(diǎn)是模擬信號(hào)的電壓，終點(diǎn)是多個(gè)不同的參考電壓。

選手： 每個(gè)參考電壓都對(duì)應(yīng)一位選手。

比賽開始： 模擬信號(hào)和所有的參考電壓同時(shí)開始“賽跑”。

勝出者： 哪個(gè)參考電壓最接近模擬信號(hào)的電壓，對(duì)應(yīng)的選手就“獲勝”。

記錄成績(jī)： “獲勝”選手的編號(hào)就是模擬信號(hào)的數(shù)字表示。

工作原理就是：

并行比較器： Flash ADC內(nèi)部有大量的比較器，每個(gè)比較器負(fù)責(zé)將輸入信號(hào)與一個(gè)特定的參考電壓進(jìn)行比較。同時(shí)比較： 所有比較器同時(shí)開始工作，將輸入信號(hào)與所有的參考電壓進(jìn)行比較?？焖俚贸鼋Y(jié)果： 由于是并行比較，所以能夠非?？焖俚氐玫奖容^結(jié)果。數(shù)字編碼： 比較結(jié)果被編碼為一個(gè)二進(jìn)制數(shù)，就代表了模擬信號(hào)的數(shù)字值?？炀涂煸诹肆H不認(rèn)。

你可以把Flash ADC想象成一個(gè)同時(shí)進(jìn)行多場(chǎng)比賽的體育場(chǎng)。每個(gè)賽道代表一個(gè)參考電壓，所有的選手(比較器)同時(shí)起跑，通過比較，快速得出比賽結(jié)果。

AD9649采用多級(jí)流水線結(jié)構(gòu)，將模數(shù)轉(zhuǎn)換過程分解為多個(gè)階段，每個(gè)階段由一個(gè)低分辨率的Flash ADC、一個(gè)開關(guān)電容DAC和一個(gè)余量放大器組成。

這種結(jié)構(gòu)的優(yōu)勢(shì)在于：并行處理： 各級(jí)可以并行處理不同的采樣點(diǎn)，提高轉(zhuǎn)換速度。誤差校正： 每一級(jí)都對(duì)上一級(jí)的誤差進(jìn)行校正，提高了整體的轉(zhuǎn)換精度。高線性度： 通過多級(jí)流水線結(jié)構(gòu)，可以實(shí)現(xiàn)較高的線性度。

工作流程是：

采樣： 在時(shí)鐘上升沿，模擬輸入信號(hào)被采樣并保持。

逐級(jí)量化： 采樣值依次經(jīng)過各級(jí)Flash ADC進(jìn)行量化，每一級(jí)都會(huì)產(chǎn)生一個(gè)量化誤差。

余量放大： 量化誤差被放大，并反饋到下一級(jí)，用于校正下一級(jí)的量化誤差。

數(shù)字校正： 最終的數(shù)字輸出經(jīng)過數(shù)字校正邏輯處理，得到14位的轉(zhuǎn)換結(jié)果。

里面的模塊有以下這些：

Flash ADC： 低分辨率的ADC，用于初步的量化。

開關(guān)電容DAC： 根據(jù)Flash ADC的輸出，產(chǎn)生一個(gè)模擬量，用于反饋到下一級(jí)。

余量放大器： 放大上一級(jí)產(chǎn)生的量化誤差，為下一級(jí)提供校正信號(hào)。

數(shù)字校正邏輯： 對(duì)各級(jí)產(chǎn)生的數(shù)字輸出進(jìn)行組合和校正，得到最終的轉(zhuǎn)換結(jié)果。

輸出緩沖器： 將數(shù)字輸出轉(zhuǎn)換為CMOS兼容的信號(hào)，并提供可調(diào)的輸出電壓擺幅。

剩下的就是應(yīng)用要點(diǎn)了，下次寫

官方的PCB真漂亮啊，這布局就是一個(gè)順暢