文章來源：學(xué)習(xí)那些事

原文作者：小陳婆婆

隨著集成電路特征尺寸的縮小，工藝窗口變小，可靠性成為更難兼顧的因素，設(shè)計(jì)上的改善對于優(yōu)化可靠性至關(guān)重要。本文介紹了等離子刻蝕對高能量電子和空穴注入柵氧化層、負(fù)偏壓溫度不穩(wěn)定性、等離子體誘發(fā)損傷、應(yīng)力遷移等問題的影響，從而影響集成電路可靠性。

集成電路可靠性是產(chǎn)品壽命、穩(wěn)定性和性能的關(guān)鍵， 晶圓制造階段的可靠性問題主要源于工藝步驟對器件的潛在損傷。 等離子體蝕刻工藝對集成電路可靠性有廣泛且決定性的影響，本文分述如下：

可靠性與失效時(shí)間

等離子體蝕刻對高能量電子和空穴注入柵氧化層(HCl)的影響

等離子體蝕刻對負(fù)偏壓溫度不穩(wěn)定性(NBTI)的影響

等離子體蝕刻對等離子體誘發(fā)損傷(PID)的影響

等離子體蝕刻對應(yīng)力遷移(SM)的影響

1、可靠性與失效時(shí)間

在超大規(guī)模集成電路時(shí)代，可靠性設(shè)計(jì)必須貫穿于IC開發(fā)的每個(gè)過程，這包括設(shè)計(jì)、工藝開發(fā)、制造和封裝等各個(gè)階段，只有全面考慮，新技術(shù)運(yùn)用時(shí)的可靠性才能得到一定保證。隨著集成電路特征尺寸的縮小，工藝窗口變小，可靠性成為更難兼顧的因素，設(shè)計(jì)上的改善對于優(yōu)化可靠性至關(guān)重要。

1. 可靠性與時(shí)間的關(guān)系：

產(chǎn)品的可靠性通常是隨時(shí)間遞減的函數(shù)，即工作時(shí)間越長，可靠性越低。

圖1 失效率的浴缸曲線

2. 規(guī)定條件對可靠性的影響：

產(chǎn)品的可靠性水平和壽命在不同工作條件下會(huì)有所不同，這些條件包括環(huán)境條件、維護(hù)條件和操作方法等。

3. 可靠性與質(zhì)量的不同：

器件的可靠性與質(zhì)量是兩個(gè)不同的概念，質(zhì)量是器件與時(shí)間無關(guān)的屬性，而可靠性則與器件隨時(shí)間的退化相關(guān)。

4. 失效時(shí)間的定義：

當(dāng)器件的重要參數(shù)退化到不能正常工作時(shí)，器件失效，此時(shí)對應(yīng)的時(shí)間稱為失效時(shí)間。

失效時(shí)間與壽命不同，壽命強(qiáng)調(diào)在規(guī)定條件下(一般為工作條件)，而失效時(shí)間不一定。

5. 失效時(shí)間與應(yīng)力的關(guān)系：

器件的最終失效時(shí)間不僅與器件的材料性能和微結(jié)構(gòu)有關(guān)，也取決于器件承受的電場、溫度、化學(xué)環(huán)境等應(yīng)力的大小。

6. 失效時(shí)間和應(yīng)力的建模：

對失效時(shí)間和應(yīng)力的建模非常關(guān)鍵，模型直接決定了從高應(yīng)力水平下的失效時(shí)間外推到低應(yīng)力水平下的失效時(shí)間長短。

7. 威布爾失效率：

威布爾失效率可能隨時(shí)間增大、減小或保持不變，這取決于威布爾分布的參數(shù)。

當(dāng)參數(shù)等于1時(shí)，威布爾失效率是常數(shù)，與時(shí)間無關(guān)。當(dāng)參數(shù)小于1時(shí)，威布爾失效率隨時(shí)間減小。當(dāng)參數(shù)大于1時(shí)，威布爾失效率隨時(shí)間增大。

2、等離子體蝕刻對HCI的影響

在工藝可靠性領(lǐng)域，HCI(高能量電子和空穴注入柵氧化層)是導(dǎo)致器件性能退化的重要因素。這種注入過程會(huì)產(chǎn)生界面態(tài)和氧化層陷阱電荷，進(jìn)而造成柵氧化層的損傷。隨著損傷的累積，器件的電流電壓特性將發(fā)生變化，當(dāng)這些變化超過一定限度時(shí)，器件將失效。

熱載流子注入效應(yīng)示意圖：

圖2 MOS器件熱載流子注入效應(yīng)

上圖展示了MOSFET器件的熱載流子注入效應(yīng)示意圖，直觀呈現(xiàn)了熱載流子如何對柵氧化層造成損傷。

為了抑制熱載流子效應(yīng)，可以采取以下措施：選擇合適的源漏離子注入濃度和襯底注入濃度;使用輕摻雜漏區(qū)(LDD)方法，該方法已被證明能有效抑制熱載流子效應(yīng)。

等離子體蝕刻對HCI性能的影響：

研究表明，等離子體相關(guān)工藝損傷后的柵極氧化層，其HCI性能明顯惡化。這是因?yàn)榈入x子體工藝過程中，柵氧中會(huì)流過一定的電流，這個(gè)充電電流會(huì)造成新的氧化層陷阱和界面態(tài)。當(dāng)熱載流子注入這些受損區(qū)域時(shí)，更容易導(dǎo)致氧化層的進(jìn)一步損傷。

3、等離子體蝕刻對NBTI的影響

NBTI(負(fù)偏壓溫度不穩(wěn)定性)是PMOS器件在柵極負(fù)偏壓和較高溫度條件下工作時(shí)，其器件參數(shù)(如閾值電壓Vth、跨導(dǎo)gm和飽和漏電流Idsat等)發(fā)生不穩(wěn)定性的現(xiàn)象。

圖3 (a)TDDB正常樣品和(b)TDDB異常樣品(側(cè)墻尺寸較小)

對于NMOS器件，則對應(yīng)的是PBTI(正偏壓溫度不穩(wěn)定性)

圖4 PMOS施加壓力后，Vth與gm都退化(實(shí)線到虛線)

NBTI效應(yīng)的解釋模型：

反應(yīng)-擴(kuò)散模型很好地解釋了NBTI效應(yīng)。在該模型中，PMOS器件在負(fù)柵偏壓下，SiO2層中的電場方向?yàn)殡x開界面方向。如果Si-H鍵斷裂，就會(huì)釋放一個(gè)H+離子，留下帶正電的界面態(tài)。H+離子在電場作用下向SiO2中漂移，增加了氧化層陷阱的數(shù)量。這些界面態(tài)與陷阱導(dǎo)致半導(dǎo)體器件參數(shù)的改變。當(dāng)停止施加應(yīng)力(即電場降為0)時(shí)，部分H+離子會(huì)產(chǎn)生回流，使器件發(fā)生部分恢復(fù)，但完全恢復(fù)是不可能的，因?yàn)椴糠諬離子會(huì)在SiO2柵電介質(zhì)層內(nèi)發(fā)生還原反應(yīng)。

NBTI退化的飽和現(xiàn)象：

由于Si-H鍵的數(shù)量是有限的，隨時(shí)間增加，未斷的Si-H數(shù)目減少，Si-H斷裂引起的退化率也不斷減小，最后趨近于零，這就是NBTI退化的飽和現(xiàn)象。

引起NBTI的物質(zhì)與改善方法：

氫氣和水汽是引起NBTI的兩種主要物質(zhì)。為了減小NBTI效應(yīng)，必須降低Si-SiO2界面處的初始缺陷密度并且使水不出現(xiàn)在氧化層中。將氘注入Si-SiO2界面來形成Si-D鍵是一個(gè)改善NBTI的有效方法。

等離子體損傷對NBTI的影響：

經(jīng)過等離子體損傷(PID)后的器件，其NBTI性能會(huì)發(fā)生退化。因?yàn)殡姾蓳p傷導(dǎo)致了更高的界面態(tài)密度，盡管后續(xù)的退火過程有可能將其鈍化，但這些高的初始界面態(tài)密度導(dǎo)致了更高的NBTI退化。因此，NBTI可以作為檢測潛在等離子體損傷的有效手段。

退火工藝對NBTI的影響：

研究表明，純H2退火比N2/H2混合氣體對改善NBTI幫助更大。因?yàn)榧僅2有更高的H2含量，其到達(dá)Si-SiO2界面的H更多，對懸掛鍵的鈍化作用更明顯。然而，退火時(shí)間有明顯的飽和效應(yīng)，當(dāng)退火時(shí)間大于一定值后，延長退火時(shí)間并不能進(jìn)一步增加NBTI失效時(shí)間。過量的H和界面態(tài)形成有緊密聯(lián)系，所以當(dāng)太多的H漂移到達(dá)Si-SiO2界面時(shí)，會(huì)與已鈍化后的Si-H鍵中的H結(jié)合形成H2，而遺留下新的懸掛鍵，從而導(dǎo)致NBTI性能退化。

偽柵去除工藝對NBTI的影響：

在偽柵去除工藝中，HBr氣體的解離生成的H活性離子會(huì)損傷柵電介質(zhì)，影響NBTI。使用同步脈沖等離子體可以降低HBr的解離率，明顯改善NBTI，且不影響其他性能。在偽柵去除后的光阻去除工藝中，更高H2含量的N2/H2灰化工藝能使NBTI失效時(shí)間增加一個(gè)數(shù)量級。

4、等離子體蝕刻對PID的影響

等離子體誘發(fā)損傷(PID)是集成電路制造中一個(gè)關(guān)鍵問題，尤其在各式各樣的等離子體工藝中，MOSFET器件易受損傷而導(dǎo)致性能偏移。PID的主要機(jī)理包括：

1. 等離子體密度：

高的等離子體密度意味著更大的電流，容易引發(fā)PID問題。當(dāng)?shù)入x子體密度增加時(shí)，電荷充電效應(yīng)增強(qiáng)，導(dǎo)致器件損傷加劇。例如，減小ICP金屬蝕刻反應(yīng)腔室高度會(huì)顯著增強(qiáng)晶圓表面電場強(qiáng)度，從而增加PID風(fēng)險(xiǎn)。

2. 等離子體局部不均勻性：

在非均勻等離子體中，局部范圍內(nèi)的電勢不均衡會(huì)在晶圓表面產(chǎn)生電流路徑，引起柵氧化層損傷。

3. 電子遮蔽效應(yīng)(ESE)：

等離子體中電子的方向性較差，容易被光阻遮蔽，導(dǎo)致正離子在蝕刻前端聚集，形成對器件的正電勢，引發(fā)PID。

圖5 (a)電子遮蔽效應(yīng)和(b)反向電子遮蔽效應(yīng)

4. 反向電子遮蔽效應(yīng)(RESE)：

在圖形空曠區(qū)域，電子的各向同性導(dǎo)致部分電子被要蝕刻的金屬側(cè)壁收集，而離子不會(huì)，從而在金屬側(cè)壁形成負(fù)電勢，對器件造成損傷。

5. 真空紫外線輻射(VUV)：

等離子體放電時(shí)產(chǎn)生的大量VUV光子會(huì)在柵氧化層中產(chǎn)生光電流，損傷器件。采用帶隙比氧化硅窄的氮化硅層能有效阻擋VUV，保護(hù)柵氧化層。

PID的程度可以通過柵極漏電流來表征。

圖6 (a)PID的測試方法：柵極漏電流和(b)PID的測試結(jié)果

當(dāng)接收天線面積與器件大小的比值(天線比)越大時(shí)，器件受到的損傷越嚴(yán)重。電路設(shè)計(jì)時(shí)，避免過高的天線比、采用金屬跳層或使用保護(hù)二極管將電荷引入襯底能有效抑制PID影響。

不同等離子體工藝對PID的影響各異。例如，第一金屬層的電介質(zhì)蝕刻在很小的接觸孔天線比時(shí)就可能產(chǎn)生PID問題，而高層金屬要到幾千的天線比時(shí)才產(chǎn)生PID問題。過蝕刻時(shí)間、電源頻率等因素也會(huì)影響PID。在偽柵去除工藝中，由于等離子體直接接觸高k柵介質(zhì)層上的功函數(shù)金屬，氫離子對柵介質(zhì)層的損傷大大增加。

為了應(yīng)對PID挑戰(zhàn)，業(yè)界開發(fā)出了在偽柵去除后再沉積高k柵介質(zhì)層的工藝，以及先用等離子體蝕刻一部分再用化學(xué)溶劑去除剩余部分的方法，有效避免了等離子體蝕刻引起的柵介質(zhì)層損傷。

5、等離子體蝕刻對SM的影響

等離子體蝕刻對SM(應(yīng)力遷移)的影響主要體現(xiàn)在以下兩個(gè)方面：

蝕刻后通孔的形貌

蝕刻工藝后，通孔的形貌對后續(xù)的金屬填充和應(yīng)力遷移行為有著重要影響。如果蝕刻過程中，溝槽和通孔連接處出現(xiàn)了小柵欄狀形貌，這種不規(guī)則的形貌會(huì)導(dǎo)致銅填充時(shí)在這些區(qū)域出現(xiàn)空洞。

圖7 通孔底部空洞導(dǎo)致接觸電阻上升

這些空洞會(huì)成為應(yīng)力集中的點(diǎn)，從而在應(yīng)力遷移過程中加速空洞的擴(kuò)展，最終導(dǎo)致電路的早期失效。因此，控制蝕刻工藝以獲得良好的通孔形貌是防止應(yīng)力遷移的重要措施之一。

通孔底部的聚合物殘留及銅表面處理工藝

蝕刻后，通孔底部可能會(huì)殘留一些聚合物。這些聚合物殘留物不僅會(huì)影響后續(xù)的金屬填充效果，還可能成為應(yīng)力遷移過程中的缺陷源。此外，通孔底部的銅表面狀態(tài)也對應(yīng)力遷移行為有顯著影響。如果銅表面存在氧化物或其他污染物，會(huì)加速應(yīng)力遷移過程中的空洞形成和擴(kuò)展。

為了改善通孔底部的聚合物殘留和銅表面狀態(tài)，通常采用蝕刻后處理(Post Etch Treatment, PET)工藝。有研究發(fā)現(xiàn)使用N2/H2氣體的PET比CO2能更好地清除通孔底部的聚合物殘留，并且對通孔底部銅進(jìn)行還原，從而顯著提高了SM性能。

圖8 (a)不同PET對通孔底部聚合物的清理能力以及(b)相對應(yīng)的SM測試結(jié)果

這是因?yàn)镹2/H2氣體能夠有效地與聚合物殘留物反應(yīng)，將其轉(zhuǎn)化為可揮發(fā)的物質(zhì)，并通過氣流將其帶走。同時(shí)，H2還能還原銅表面，去除氧化物和其他污染物，從而改善了銅表面的狀態(tài)。

等離子體蝕刻對SM的影響主要體現(xiàn)在通孔形貌和通孔底部的聚合物殘留及銅表面處理工藝上。為了獲得良好的電路性能和可靠性，需要嚴(yán)格控制蝕刻工藝和PET工藝參數(shù)，以獲得良好的通孔形貌和清潔的銅表面。