時(shí)鐘是數(shù)字電路中所有信號(hào)的參考，特別是在FPGA中，時(shí)鐘是時(shí)序電路的動(dòng)力，是血液，是核心。沒有時(shí)鐘或者時(shí)鐘信號(hào)處理不得當(dāng)，都會(huì)影響系統(tǒng)的性能甚至功能，所以在一般情況下，在同一個(gè)設(shè)計(jì)中使用同一個(gè)時(shí)鐘源，當(dāng)系統(tǒng)中有多個(gè)時(shí)鐘時(shí)，需要根據(jù)不同情況選擇不同的處理方法，將所有的時(shí)鐘進(jìn)行同步處理，下面分幾種情況介紹時(shí)鐘的同步處理方法。

第一種情況：

當(dāng)有多個(gè)時(shí)鐘在同一個(gè)數(shù)字電路中，且有一個(gè)時(shí)鐘(Clk)的速率大于其它時(shí)鐘兩倍以上。

這種情況最為簡單，在接口部分就必須要對其他時(shí)鐘進(jìn)行同步化處理，將其處理為與Clk同步的時(shí)鐘信號(hào)。

這樣處理的好處是：

便于處理電路內(nèi)部時(shí)序；

時(shí)鐘間邊界條件只在接口部分電路進(jìn)行處理。

實(shí)質(zhì)上，時(shí)鐘采樣的同步處理方法就是上升沿提取電路，經(jīng)過上升沿提取輸出信息中，帶有了系統(tǒng)時(shí)鐘的信息，所以有利于保障電路的可靠性和可移植性。

第二種情況：

當(dāng)系統(tǒng)中所有時(shí)鐘沒有一個(gè)時(shí)鐘速率達(dá)到其他時(shí)鐘頻率的兩倍的情況，也就是系統(tǒng)中多個(gè)時(shí)鐘速率差不多的情況。

這個(gè)時(shí)候無法滿足采樣定理，所以在接口部分就必須對其他時(shí)鐘和數(shù)據(jù)通過FIFO或者DPRAM進(jìn)行隔離，并將其他時(shí)鐘信息轉(zhuǎn)換為和系統(tǒng)時(shí)鐘同步的允許信號(hào)。比如在高速的數(shù)據(jù)采集系統(tǒng)當(dāng)中，AD的采集時(shí)鐘往往比較高，大于系統(tǒng)時(shí)鐘的一半以上，這時(shí)候采用同步化處理無法滿足時(shí)序設(shè)計(jì)。

第三種情況：

系統(tǒng)中多個(gè)時(shí)鐘之間存在數(shù)據(jù)互相采樣。

對于這種情況，可使用兩級觸發(fā)器級聯(lián)采樣數(shù)據(jù)，避免亞穩(wěn)態(tài)發(fā)生。

第四種情況：

多級時(shí)鐘網(wǎng)絡(luò)處理。

所謂多級時(shí)鐘網(wǎng)絡(luò)是指時(shí)鐘經(jīng)過超過一級的門電路后連到觸發(fā)器的時(shí)鐘輸入端。

由于時(shí)鐘建立-保持時(shí)間的限制，F(xiàn)PGA設(shè)計(jì)中應(yīng)盡量避免采用多時(shí)鐘網(wǎng)絡(luò)，在設(shè)計(jì)中必須要將時(shí)鐘網(wǎng)絡(luò)進(jìn)行簡化，盡量采用使能的方式或者其他簡化的電路結(jié)構(gòu)。